KR100527548B1 - 메모리 장치의 리프레시 테스트 회로 - Google Patents

메모리 장치의 리프레시 테스트 회로 Download PDF

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Abstract

본 발명은 웨이퍼 테스트 시 정상 영역과 리던던시 영역을 연속적으로 테스트 할 수 있기 때문에 테스트 시간을 감소시키고, 리프레시 특성을 정확하게 테스트 할 수 있는 메모리 장치의 리프레시 테스트 회로에 관한 것으로, 정상 리프레시 제어신호에 의해 정상 리프레시 어드레스를 발생하는 정상 리프레시 카운터와, 리던던시 리프레시 제어신호에 의해 리던던시 리프레시 어드레스를 발생하는 리던던시 리프레시 카운터와, 내부 리프레시 명령에 따라 외부 로우 어드레스 또는 정상 리프레시 어드레스를 선택하는 로우 어드레스 선택 블록과, 로우 어드레스 선택 블록에 의해 선택된 어드레스 및 리던던시 리프레시 어드레스를 래치하고 프리디코딩하여 정상 워드라인을 구동하는 정상 로우 어드레스 및 리던던시 워드라인을 구동하는 리던던시 로우 어드레스를 발생하는 로우 프리 디코더와, 로우 프리디코더로부터 출력된 정상 로우 어드레스 및 리던던시 로우 어드레스에 해당하는 정상 워드라인 및 리던던시 워드라인을 구동하는 로우 디코더와, 내부 리프레시 명령, 테스트 모드 신호, 정상 리프레시 어드레스 및 상기 리던던시 리프레시 어드레스를 이용하여 정상 리프레시 제어신호 및 리던던시 리프레시 제어신호를 발생하는 리프레시 카운터 제어 블록을 포함하는 것을 특징으로 한다.

Description

메모리 장치의 리프레시 테스트 회로{Refresh test circuit of memory device}
본 발명은 메모리 장치의 리프레시 테스트 회로에 관한 것으로, 보다 상세하게는 웨이퍼 테스트 시 정상 영역과 리던던시 영역을 연속적으로 테스트 할 수 있기 때문에 테스트 시간을 감소시키고, 리프레시 특성을 정확하게 테스트 할 수 있는 메모리 장치의 리프레시 테스트 회로에 관한 것이다.
일반적으로 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드하기 위한 경로로써 다수의 비트 라인 및 다수의 워드라인을 포함하고, 비트 라인 및 워드라인을 선택하는 회로 및 다수의 감지 증폭기 등의 주변 회로를 포함한다.
메모리 장치 중에 DRAM은 하나의 선택 트랜지스터와 하나의 저장 캐패시터로 구성되기 때문에 집적도(integration density)를 높일 수 있다. 그러나, DRAM은 저장 캐패시터에 저장된 전하가 선택 트랜지스터를 통해 누설되기 때문에 저장된 전하를 재충전(recharge)하는 리프레시를 주기적으로 수행해야 한다.
리프레시를 수행하는 방법은 오토 리프레시 방법(Auto Refresh mode)과 셀프 리프레시 방법(Self Refresh mode)이 있다.
먼저, 오토 리프레시 방법은 전체 뱅크(bank)가 휴지(idle) 상태에 있을 때 /CS, /RAS, 및 /CAS가 로우 레벨이고, CKE 및 /WE가 하이 레벨인 경우 리프레시 모드로 진입하고(entry), 리프레시 모드 동안에 클럭이 정상적으로 입력되며 소정시간(Active to Active Command Delay Time; tRC)이 지난 후에 리프레시 모드가 종료된다(end).
한편, 셀프 리프레시 방법은 제어신호들의 특정 상태 조건을 만족하면 외부로부터 리프레시 동작에 관련된 제어신호가 입력되지 않더라도 내부에서 생성된 리프레시 카운터(refresh counter)에 의해 자동적으로 리프레시 요구 신호(refresh request signal)가 발생되어 칩 내부에서 자동적으로 로우 경로에 필요한 제어신호들이 발생되고, 리프레시 카운터에서 발생된 리프레시 로우 어드레스에 의해 리프레시 동작이 수행된다. 이때, CKE 핀을 제외한 클럭을 포함하는 전체 입력 핀이 비활성화 된다.
도 1은 종래 기술에 따른 메모리 장치의 리프레시 테스트 회로를 나타낸 블록도이다.
리프레시 테스트 회로는 어드레스 버퍼(11), 리프레시 카운터(12), 로우 어드레스 선택부(13), 로우 프리 디코더(14) 및 로우 디코더(15)를 포함한다.
어드레스 버퍼(11)는 외부 패드 PAD를 통해 입력된 외부 로우 어드레스 ADD<m:0>를 버퍼링 한다.
리프레시 카운터(12)는 외부로부터 입력된 리프레시 명령에 의해 칩 내부에서 생성된 내부 리프레시 명령 REF에 의해 내부 리프레시 어드레스 RAB<m:0>를 발생한다.
로우 어드레스 선택부(13)는 내부 리프레시 명령 REF에 의해 외부 로우 어드레스 ADD<m:0> 또는 내부 리프레시 어드레스 RAB<m:0>를 선택한다.
로우 프리 디코더(14)는 로우 어드레스 선택부(13)로부터 출력된 로우 어드레스 BX<m:0>를 래치하고, 테스트 모드 신호 TEN에 따라 래치된 로우 어드레스 BX<m:0>를 프리디코딩하여 정상 워드라인을 구동하는 로우 어드레스 AXa 또는 리던던시 워드라인을 구동하는 리던던시 로우 어드레스 RAXa를 발생한다.
로우 디코더(15)는 로우 프리디코더(14)로부터 출력된 로우 어드레스 AXa 또는 리던던시 로우 어드레스 RAXa에 해당하는 정상 워드라인 WL<2m-1:0> 또는 리던던시 워드라인 RWL<2n-1>을 선택한다.
도 2는 도 1에 도시된 리프레시 카운터(12)를 나타낸 상세 블록도이다. 여기서, a는 0∼m의 정수이다.
리프레시 카운터(12)는 내부 리프레시 명령 REF에 제어되는 직렬 연결된 m 개의 이진 카운터(16)를 포함하여, 내부 리프레시 명령 REF이 활성화되면 내부 리프레시 어드레스 RAB<m:0>를 발생한다.
도 3은 도 2에 도시된 이진 카운터(16)를 나타낸 상세 회로도이다. 여기서, a는 0∼m의 정수이다.
이진 카운터(16)는 인버터 IV1∼IV7, 래치부(17, 18) 및 낸드게이트 ND1 및 ND2를 포함한다. 여기서, 래치부(17, 18)는 입력단자가 서로의 출력단자에 접속된 인버터 IV8, IV9 및 IV10, IV11을 각각 포함한다. 또한, 인버터 IV4, IV5, IV9 및 IV11은 낸드게이트 ND1 및 IV2로부터 출력된 신호에 의해 선택적으로 구동된다.
낸드게이트 ND1은 내부 리프레시 명령 REF이 인버터 IV1에 의해 반전된 신호 및 이전 단의 이진 카운터(16)로부터 출력된 신호 RCBa를 부정 논리곱하고, 인버터 IV2는 낸드게이트 ND1로부터 출력된 신호를 반전한다.
인버터 IV7은 래치부(17)로부터 출력된 신호를 반전하여 내부 리프레시 어드레스 RABa를 발생하고, 래치부(18)로부터 출력된 신호는 인버터 IV3의 입력단자로 피드백 된다.
이와 같이 구성된 이진 카운터(16)의 동작을 설명하면 다음과 같다.
먼저, 리프레시 명령 REF가 하이 레벨인 경우, 인버터 IV9가 구동되어 래치부(17)는 출력단자 N1의 전위를 래치하고, 인버터 IV5는 래치부(17)에 래치된 전위를 래치부(18)로 반전하여 구동한다.
한편, 리프레시 명령 REF가 로우 레벨이고 이전 단의 이진 카운터(16)로부터 출력된 신호 RCBa가 하이 레벨인 경우, 인버터 IV4는 인버터 IV3으로부터 출력된 신호를 래치부(17)로 반전 구동하고, 인버터 IV11이 구동되어 래치부(18)는 출력단자 N2의 전위를 래치한다.
낸드게이트 ND2는 래치부(18)의 출력단자 N2의 전위와 이전 단의 이진 카운터(16)로부터 출력된 신호 RCBa를 부정 논리곱하고, 인버터 IV6은 낸드게이트 ND2로부터 출력된 신호를 반전하여 이진 카운터(16)의 출력신호 RCAa를 출력한다.
도 4는 도 1에 도시된 로우 어드레스 선택부(13)를 나타낸 상세 회로도이다. 여기서, a는 0∼m의 정수이다.
로우 어드레스 선택부(13)는 인버터 IV12∼IV115 및 래치부(19)를 포함한다. 여기서, 래치부(19)는 입력단자가 서로의 출력단자에 접속된 인버터 IV16, IV17을 포함한다. 또한, 인버터 IV14 및 IV15는 인버터 IV12 및 IV13으로부터 출력된 신호에 의해 선택적으로 구동된다.
인버터 IV12는 내부 리프레시 명령 REF을 반전하고, 인버터 IV13은 인버터 IV12로부터 출력된 신호를 반전한다.
따라서, 인버터 IV14는 내부 리프레시 명령 REF가 로우 레벨인 경우 외부 어드레스 ADDa를 래치부(19)로 반전 구동하고, 인버터 IV15는 내부 리프레시 명령 REF이 하이 레벨인 경우 내부 리프레시 어드레스 RABa를 래치부(19)로 반전 구동한다.
래치부(19)는 인버터 IV14 또는 IV15로부터 출력된 어드레스를 래치하여 로우 어드레스 BXa를 출력한다.
도 5a 및 도 5b는 도 1에 도시된 리프레시 테스트 회로의 웨이퍼 레벨 테스트(wafer level test)에 사용되는 테스트 동작을 나타낸 타이밍도이다.
먼저, 도 5a는 정상 영역의 셀의 리프레시 특성을 테스트하는 경우의 타이밍도이다.
리프레시 카운터(12)는 내부 리프레시 명령 REF의 폴링 에지(falling edge)에서 내부 리프레시 어드레스 RAB<m:0>를 발생한다.
로우 어드레스 선택부(13)는 내부 리프레시 명령 REF의 라이징 에지(rising edge)에서 리프레시 카운터(12)로부터 생성된 내부 리프레시 어드레스 RAB<m:0>를 선택하여 로우 어드레스 BX<m:0>를 출력한다.
로우 프리 디코더(14)는 로우 어드레스 BX<m:0>를 프리 디코딩하여 로우 어드레스 AXa를 발생하고, 로우 디코더(15)는 로우 어드레스 AXa에 해당하는 워드라인을 활성화한다.
이때, 로우 프리디코더(14)와 로우 디코더(15)로부터 출력된 로우 어드레스 AXa에 의해 제어되어 워드라인이 선택된 메모리 어레이의 감지 증폭기가 동작하여 선택된 워드라인에 연결된 메모리 셀 정보를 감지하여 증폭하는 과정에 의해 메모리 셀 정보는 리프레시 된다.
도 1에 도시된 메모리 장치의 리프레시 테스트 회로에서 로우 어드레스는 m+1개이며 전체 워드라인이 리프레시 되기 위해서는 2m+1 번의 리프레시 사이클이 필요하다.
도 5b는 리던던시 영역의 셀의 리프레시 특성을 테스트하는 경우의 타이밍도이다.
내부 사용자 테스트 모드(internal user test mode) 신호 TEN, 액티브 명령 ACT 및 프리차지 명령 PRE을 이용하여 리프레시를 수행한다. 즉, 액티브 시 리던던시 워드라인에 해당하는 어드레스를 어드레스 핀 PAD에 입력하고, 로우 어드레스 선택부(13)는 입력된 어드레스 ADD<m:0>에 해당하는 로우 어드레스 BX<m:0>를 출력하고, 로우 프리 디코더(14) 및 로우 디코더(15)에 의해 로우 어드레스 BX<m:0>에 해당하는 리던던시 워드라인을 선택한다.
상기한 바와 같이 웨이퍼 레벨에서 리던던시 셀에 대한 리프레시 특성을 테스트하려면 내부 사용자 테스트 모드 신호 TEN, 액티브 명령 ACT, 프리차지 명령 PRE 등을 이용하여 원하는 리던던시 워드라인을 순차적으로 활성화시키고 외부 프리차지 명령 PRE을 이용하여 활성화된 리던던시 워드라인을 비활성화하여 측정하기 때문에 정확한 내부 tRAS 값이 아닌 외부에서 입력된 Active to Precharge Time에 의해 정해진 tRAS에 따라 리프레시를 수행하는 문제가 발생한다. 따라서, 정상 셀과 리던던시 셀의 리프레시 특성을 정확하게 측정할 수 없는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 정상과 리던던시 워드라인에 대한 리프레시를 동일한 조건에서 리프레시 특성을 정확하게 테스트하는 것이다.
상기 문제점을 해결하기 위한 본 발명의 다른 목적은 웨이퍼 레벨 테스트 시 정상 영역과 리던던시 영역을 연속해서 외부 리프레시 명령으로 테스트하여 테스트 시간을 감소하는 것이다.
상기 목적을 달성하기 위한 본 발명의 메모리 장치의 리프레시 테스트 회로는 정상 리프레시 제어신호에 의해 정상 리프레시 어드레스를 발생하는 정상 리프레시 카운터; 리던던시 리프레시 제어신호에 의해 리던던시 리프레시 어드레스를 발생하는 리던던시 리프레시 카운터; 내부 리프레시 명령에 따라 외부 로우 어드레스 또는 상기 정상 리프레시 어드레스를 선택하는 로우 어드레스 선택 블록; 상기 로우 어드레스 선택 블록에 의해 선택된 어드레스 및 상기 리던던시 리프레시 어드레스를 래치하고 프리디코딩하여 정상 워드라인을 구동하는 정상 로우 어드레스 및 리던던시 워드라인을 구동하는 리던던시 로우 어드레스를 발생하는 로우 프리 디코더; 상기 로우 프리디코더로부터 출력된 상기 정상 로우 어드레스 및 리던던시 로우 어드레스에 해당하는 상기 정상 워드라인 및 상기 리던던시 워드라인을 구동하는 로우 디코더; 및 상기 내부 리프레시 명령, 상기 테스트 모드 신호, 상기 정상 리프레시 어드레스 및 상기 리던던시 리프레시 어드레스를 이용하여 상기 정상 리프레시 제어신호 및 상기 리던던시 리프레시 제어신호를 발생하는 리프레시 카운터 제어 블록을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 6은 본 발명에 따른 메모리 장치의 리프레시 테스트 회로를 나타낸 블록도이다.
리프레시 테스트 회로는 어드레스 버퍼(21), 리프레시 카운터(22), 로우 어드레스 선택부(23), 로우 프리 디코더(24), 로우 디코더(25), 리던던시 리프레시 카운터(26), 리프레시 카운터 제어부(27) 및 리던던시 어드레스 래치부(28)를 포함한다.
어드레스 버퍼(21)는 외부 패드 PAD를 통해 입력된 외부 로우 어드레스 ADD<m:0>를 버퍼링 한다.
리프레시 카운터(22)는 내부 정상 리프레시 명령 REFN에 의해 내부 리프레시 어드레스 RAB<m:0>를 발생하고, 리던던시 리프레시 카운터(26)는 내부 리던던시 리프레시 명령 REFR에 의해 리던던시 리프레시 어드레스 RABR<n:0>를 발생한다.
로우 어드레스 선택부(23)는 내부 리프레시 명령 REF에 의해 외부 로우 어드레스 ADD<m:0> 또는 내부 정상 리프레시 어드레스 RAB<m:0>를 선택한다.
로우 프리 디코더(24)는 로우 어드레스 선택부(23)로부터 출력된 정상 로우 어드레스 BX<m:0> 및 리던던시 로우 어드레스 BXR<n:0>를 래치하고, 정상 로우 어드레스 BX<m:0> 및 리던던시 로우 어드레스 BXR<n:0>를 프리디코딩하여 정상 워드라인을 구동하는 정상 로우 어드레스 AXa 및 리던던시 워드라인을 구동하는 로우 어드레스 RAXa를 발생한다.
로우 디코더(25)는 로우 프리디코더(24)로부터 출력된 정상 로우 어드레스 AXa 및 리던던시 로우 어드레스 RAXa에 해당하는 정상 워드라인 WL<2m-1:0> 또는 리던던시 워드라인 RWL<2n-1>을 선택한다.
리프레시 카운터 제어부(27)는 내부 리프레시 명령 REF, 테스트 모드 신호 TEN 및 정상 리프레시 어드레스 RAB<m> 및 리던던시 리프레시 어드레스 RABR<n>를 이용하여 정상 및 리던던시 리프레시 카운터(22, 26)를 제어하고, 초기화 신호 RST에 따라 초기화된다.
리던던시 어드레스 래치부(28)는 리프레시 카운터 제어부(27)로부터 출력된 리던던시 리프레시 제어신호 REFR에 따라 제어되어 리던던시 리프레시 카운터(26)로부터 출력된 리던던시 리프레시 어드레스 RABR<n:0>를 선택적으로 래치하여 출력한다.
도 7은 도 6에 도시된 리던던시 리프레시 카운터(26)를 나타낸 상세 블록도이다.
리던던시 리프레시 카운터(26)는 리던던시 리프레시 제어신호 REFR에 제어되는 직렬 연결된 n 개의 이진 카운터(29)를 포함하여, 리던던시 리프레시 제어신호 REFR이 활성화되면 리던던시 리프레시 어드레스 RABR<n:0>를 발생한다.
도 8은 도 6에 도시된 리프레시 카운터 제어부(27)를 나타낸 상세 회로도이다.
리프레시 카운터 제어부(27)는 지연부(31∼34), RS 플립플롭(35), 인버터 IV25∼IV35, 낸드게이트 ND21∼ND26 및 노아 게이트 NOR21을 포함한다.
지연부(31)는 리프레시 어드레스 RAB<m>을 소정시간 지연하고, 인버터 IV25 및 IV26은 지연부(31)로부터 출력된 신호를 버퍼링 한다.
지연부(32)는 인버터 IV26으로부터 출력된 신호를 소정시간 지연하고, 인버터 IV27은 지연부(32)로부터 출력된 신호를 반전한다.
낸드게이트 ND21은 인버터 IV26 및 IV27로부터 출력된 신호들을 부정 논리 곱한다.
지연부(33)는 리던던시 리프레시 어드레스 RABR<n>를 소정 시간 지연하고, 인버터 IV28 및 IV29는 지연부(33)로부터 출력된 신호를 버퍼링 한다.
지연부(34)는 인버터 IV29로부터 출력된 신호를 소정시간 지연하고, 인버터 IV30은 지연부(34)로부터 출력된 신호를 반전한다.
낸드게이트 ND22는 인버터 IV29 및 IV30으로부터 출력된 신호들을 부정 논리곱하고, 인버터 IV31은 낸드게이트 ND22로부터 출력된 신호를 반전한다.
노아 게이트 NOR21은 인버터 IV31로부터 출력된 신호 및 초기화 신호 RST를 부정 논리합 한다.
RS 플립플롭(35)은 노아 게이트 NOR21로부터 출력된 설정 활성화 신호 ENSET가 설정단자(set)에 반전 입력되고, 낸드게이트 ND21로부터 출력된 초기화 활성화 신호 ENRSET가 초기화단자(reset)에 반전 입력된다. 인버터 IV32는 RS 플립플롭(35)으로부터 출력된 신호 Q를 반전한다.
낸드게이트 ND23 및 ND24는 테스트 모드 신호 TEN에 따라 인버터 IV32로부터 출력된 신호 REDEN를 선택적으로 출력하고, 인버터 IV33은 낸드게이트 ND23으로부터 출력된 신호를 반전하여 리던던시 워드라인 활성화 신호 RWLEN를 출력한다.
낸드게이트 ND25 및 ND26은 내부 리프레시 명령 REF에 따라 인버터 IV33으로부터 출력된 리던던시 워드라인 활성화 신호 RWLEN 및 낸드게이트 ND24로부터 출력된 신호를 각각 선택적으로 출력하고, 인버터 IV34 및 IV35는 낸드게이트 ND25 및 ND26으로부터 출력된 신호를 각각 반전하여 리던던시 리프레시 제어신호 REFR 및 정상 리프레시 제어신호 REFN을 출력한다.
도 9는 도 6에 도시된 리던던시 리프레시 어드레스 래치부(28)를 나타낸 상세 회로도이다. 여기서, a는 0∼n의 정수이다.
리던던시 리프레시 어드레스 래치부(28)는 인버터 IV21, IV22 및 래치부(30)를 포함한다. 여기서, 래치부(30)는 입력단자가 서로의 출력단자에 접속된 인버터 IV23, IV24를 포함한다. 또한, 인버터 IV22 및 IV24는 리던던시 리프레시 제어신호 REFR 및 인버터 IV21에 의해 반전된 신호에 의해 선택적으로 구동된다.
인버터 IV21은 리던던시 리프레시 제어신호 REFR을 반전한다. 따라서, 인버터 IV22는 리던던시 리프레시 제어신호 REFR가 하이 레벨인 경우 리던던시 리프레시 어드레스 RABRa를 래치부(30)로 반전 구동하고, 래치부(30)는 인버터 IV22로부터 출력된 어드레스를 래치하여 리던던시 로우 어드레스 BXRa를 출력한다.
이와 같이 구성된 본 발명의 리프레시 테스트 회로의 동작을 설명하면 다음과 같다.
정상 영역 및 리던던시 영역의 셀의 리프레시 특성을 테스트할 때, 내부 정상 리프레시 어드레스 카운터(22)는 정상 리프레시 제어신호 REFN의 폴링 에지에서 내부 정상 리프레시 어드레스 RAB<m:0>을 발생하고, 리던던시 리프레시 어드레스 카운터(26)는 리던던시 리프레시 제어신호 REFR의 폴링 에지에서 리던던시 리프레시 어드레스 RABR<n:0>을 발생한다.
로우 어드레스 선택부(23)는 내부 리프레시 명령 REF에 따라 외부 어드레스 ADD<m:0> 또는 정상 리프레시 카운터(22)로부터 생성된 내부 정상 리프레시 어드레스 RAB<m:0>를 선택하여 로우 어드레스 BX<m:0>를 출력한다.
리던던시 어드레스 래치부(28)는 리던던시 리프레시 제어신호 REFR에 따라 리던던시 리프레시 카운터(26)로부터 출력된 리던던시 리프레시 어드레스 RABR<n:0>를 선택적으로 래치한다.
로우 프리 디코더(24)는 리던던시 워드라인 활성화 신호 RWLEN에 따라 로우 어드레스 선택부(23)로부터 출력된 로우 어드레스 BX<m:0> 및 리던던시 어드레스 래치부(28)로부터 출력된 리던던시 리프레시 어드레스 RABR<n:0>를 순차적으로 프리 디코딩하여 정상 로우 어드레스 AXa 및 리던던시 로우 어드레스 AXRa를 발생하고, 로우 디코더(25)는 정상 로우 어드레스 AXa에 해당하는 정상 워드라인 WL 및 리던던시 로우 어드레스 AXRa에 해당하는 리던던시 워드라인 RWL을 순차적으로 활성화한다.
이때, 로우 프리 디코더(24)와 로우 디코더(25)로부터 출력된 정상 로우 어드레스 AXa 및 리던던시 로우 어드레스 AXRa에 의해 제어되어 워드라인이 선택된 메모리 어레이의 감지 증폭기가 동작하여 선택된 워드라인에 연결된 메모리 셀 정보를 감지하여 증폭하는 과정에 의해 메모리 셀 정보는 리프레시 된다.
도 6에 도시된 메모리 장치의 리프레시 테스트 회로에서 정상 로우 어드레스 AXa는 m+1 개이며 정상 워드라인 WL은 2m+1 개이고, 리던던시 로우 어드레스 RAXa는 n+1 개이며 리던던시 워드라인 RWL은 2n+1 개이기 때문에 전체 워드라인이 리프레시 되기 위해서는 2m+1 + 2n+1 번의 리프레시 사이클이 필요하다.
도 10a 및 도 10b는 도 6에 도시된 리프레시 테스트 회로의 동작을 나타낸 시뮬레이션 타이밍도이다. 여기서는 정상 리프레시 카운터(22)의 최상위 비트 MSB m=3, 리던던시 리프레시 카운터(26)의 최상위 비트 MSB n=1로 가정하여 전체 리프레시 사이클 수를 24+22=20으로 설정하는 경우를 예를 들어 설명한다.
먼저, 도 10a는 웨이퍼 레벨 테스트(wafer level test)에 사용되는 리프레시 테스트 모드 시뮬레이션 타이밍도이다.
테스트 모드로 진입하여 테스트 모드 신호 TEN가 하이 레벨이 되면 정상 리프레시 카운터(22)는 리프레시 카운터 제어부(27)로부터 출력된 정상 리프레시 제어신호 REFN의 폴링 에지(falling edge)에서 내부 정상 로우 어드레스 RAB<m:0>를 발생하고, 정상 리프레시 어드레스 RAB<3>의 라이징 에지(rising edge)에서 펄스 신호인 초기화 활성화 신호 ENRSET가 발생하여 리던던시 활성화 신호 REDEN이 하이 레벨이 되어 리던던시 리프레시 카운터(26)가 동작하기 시작한다. 이때 정상 리프레시 카운터(22)는 리던던시 활성화 신호 REDEN가 하이 레벨인 동안 내부 정상 리프레시 어드레스 RAB<3:0>는 f(HEXA)를 유지한다.
리던던시 리프레시 카운터(26)는 리프레시 카운터 제어부(27)로부터 출력된 리던던시 리프레시 제어신호 REFR의 폴링 에지(falling edge)에서 내부 리던던시 로우 어드레스 RABR<n:0>를 발생하고, 리던던시 리프레시 어드레스 RABR<1>의 라이징 에지에서 펄스 신호인 설정 활성화 신호 ENSET가 발생하여 리던던시 활성화 신호 REDEN가 로우 레벨이 되고, 정상 리프레시 카운터(26)가 다시 동작하기 시작한다. 이때, 리던던시 리프레시 카운터(26)는 리던던시 활성화 신호 REDEN가 로우 레벨인 동안 내부 리던던시 리프레시 어드레스 RABR<1:0>는 3(HEXA)을 유지한다.
이와 같이 리프레시 테스트 모드 동안 정상 리프레시 카운터(22) 및 리던던시 리프레시 카운터(26)가 순차적으로 동작한다.
한편, 도 10b는 정상 리프레시 모드 시뮬레이션 타이밍도이다.
정상 리프레시 모드에서는 테스트 모드 신호 TEN가 로우 레벨을 유지하고 정상 리프레시 카운터(22)는 리프레시 카운터 제어부(27)로부터 출력된 정상 리프레시 제어신호 REFN의 폴링 에지(falling edge)에서 내부 정상 로우 어드레스 RAB<m:0>를 발생하고, 정상 리프레시 어드레스 RAB<3>의 라이징 에지(rising edge)에서 펄스 신호인 초기화 활성화 신호 ENRSET가 발생하여 리던던시 활성화 신호 REDEN이 하이 레벨이 되더라도 테스트 모드 신호 TEN가 로우 레벨이기 때문에 리던던시 리프레시 제어신호 REFR가 로우 레벨을 유지하여 리던던시 리프레시 카운터(26)는 동작하지 않고, 계속 정상 리프레시 카운터(22)가 동작한다. 이와 같이 정상 리프레시 모드 동안 정상 리프레시 카운터(22)만 동작한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 장치의 리프레시 테스트 회로는 정상 및 리던던시 워드라인에 대한 리프레시를 동일한 조건에서 리프레시 특성을 정확하게 테스트할 수 있는 효과가 있다.
또한, 본 발명에 따른 메모리 장치의 리프레시 테스트 회로는 웨이퍼 레벨 테스트 시 정상 영역과 리던던시 영역을 연속해서 외부 리프레시 명령으로 테스트하여 테스트 시간을 감소할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 메모리 장치의 리프레시 테스트 회로를 나타낸 블록도.
도 2는 도 1에 도시된 리프레시 카운터를 나타낸 상세 블록도.
도 3은 도 2에 도시된 이진 카운터를 나타낸 상세 회로도.
도 4는 도 1에 도시된 로우 어드레스 선택부를 나타낸 상세 회로도.
도 5a 및 도 5b는 도 1에 도시된 리프레시 테스트 회로의 웨이퍼 레벨 테스트(wafer level test)에 사용되는 테스트 동작을 나타낸 타이밍도.
도 6은 본 발명에 따른 메모리 장치의 리프레시 테스트 회로를 나타낸 블록도.
도 7은 도 6에 도시된 리던던시 리프레시 카운터를 나타낸 상세 블록도.
도 8은 도 6에 도시된 리프레시 카운터 제어부를 나타낸 상세 회로도.
도 9는 도 6에 도시된 리던던시 리프레시 어드레스 래치부를 나타낸 상세 회로도.
도 10a 및 도 10b는 도 6에 도시된 리프레시 테스트 회로의 동작을 나타낸 시뮬레이션 타이밍도.

Claims (9)

  1. 정상 리프레시 제어신호에 의해 정상 리프레시 어드레스를 발생하는 정상 리프레시 카운터;
    리던던시 리프레시 제어신호에 의해 리던던시 리프레시 어드레스를 발생하는 리던던시 리프레시 카운터;
    내부 리프레시 명령에 따라 외부 로우 어드레스 또는 상기 정상 리프레시 어드레스를 선택하는 로우 어드레스 선택 블록;
    상기 로우 어드레스 선택 블록에 의해 선택된 어드레스 및 상기 리던던시 리프레시 어드레스를 래치하고 프리디코딩하여 정상 워드라인을 구동하는 정상 로우 어드레스 및 리던던시 워드라인을 구동하는 리던던시 로우 어드레스를 발생하는 로우 프리 디코더;
    상기 로우 프리디코더로부터 출력된 상기 정상 로우 어드레스 및 리던던시 로우 어드레스에 해당하는 상기 정상 워드라인 및 상기 리던던시 워드라인을 구동하는 로우 디코더; 및
    상기 내부 리프레시 명령, 상기 테스트 모드 신호, 상기 정상 리프레시 어드레스 및 상기 리던던시 리프레시 어드레스를 이용하여 상기 정상 리프레시 제어신호 및 상기 리던던시 리프레시 제어신호를 발생하는 리프레시 카운터 제어 블록을 포함하는 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
  2. 제 1 항에 있어서,
    상기 리던던시 리프레시 제어신호에 따라 제어되어 상기 리던던시 리프레시 어드레스를 선택적으로 래치하는 리던던시 어드레스 래치 수단을 더 포함하는 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
  3. 제 1 항에 있어서, 상기 리프레시 카운터 제어 블록은
    상기 정상 리프레시 어드레스 및 상기 리던던시 리프레시 어드레스에 의해 제어되는 플립플롭; 및
    상기 테스트 모드 신호 및 상기 내부 리프레시 명령에 따라 상기 플립플롭으로부터 출력된 신호를 이용하여 상기 정상 리프레시 제어신호 및 상기 리던던시 리프레시 제어신호를 발생하는 논리 블록을 포함하는 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
  4. 제 3 항에 있어서, 상기 논리 블록은
    상기 테스트 모드 신호에 따라 상기 플립플롭으로부터 출력된 신호를 이용하여 리던던시 워드라인 활성화 신호를 발생하는 제 1 논리 수단; 및
    상기 내부 리프레시 명령에 따라 상기 제 1 논리 수단으로부터 출력된 신호를 이용하여 상기 정상 리프레시 제어신호 및 상기 리던던시 리프레시 제어신호를 발생하는 제 2 논리 수단을 포함하는 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
  5. 제 3 항에 있어서, 상기 논리 블록은
    상기 정상 리프레시 어드레스를 이용하여 제 1 펄스 신호를 발생하는 제 1 펄스 발생수단; 및
    상기 리던던시 리프레시 어드레스를 이용하여 제 2 펄스 신호를 발생하는 제 2 펄스 발생수단을 더 포함하는 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
  6. 제 3 항에 있어서, 상기 논리 블록은
    상기 정상 리프레시 어드레스를 소정시간 지연하는 제 1 지연수단; 및
    상기 리던던시 리프레시 어드레스를 소정시간 지연하는 제 2 지연수단을 더 포함하는 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
  7. 제 3 항에 있어서,
    상기 로우 프리디코더는 상기 리던던시 워드라인 활성화 신호에 따라 상기 리던던시 로우 어드레스를 발생하는 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
  8. 제 7 항에 있어서, 상기 로우 프리디코더는
    상기 리던던시 리프레시 제어신호에 따라 상기 리던던시 리프레시 어드레스를 선택적으로 구동하는 구동수단; 및
    상기 리던던시 리프레시 제어신호에 따라 상기 구동수단으로부터 구동된 상기 리던던시 리프레시 어드레스를 선택적으로 래치하는 래치수단을 포함하는 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
  9. 제 3 항에 있어서,
    상기 플립플롭은 상기 정상 리프레시 어드레스가 초기화 단자 R에 인가되고, 상기 리던던시 리프레시 어드레스가 설정 단자 S에 인가되는 RS 플립플롭인 것을 특징으로 하는 메모리 장치의 리프레시 테스트 회로.
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KR100847768B1 (ko) * 2006-12-27 2008-07-23 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬 제어장치
KR100833592B1 (ko) * 2006-12-27 2008-05-30 주식회사 하이닉스반도체 반도체 메모리 장치 및 반도체 메모리의 리프레시 방법
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