CN106356101A - 半导体器件和包括其的半导体系统 - Google Patents

半导体器件和包括其的半导体系统 Download PDF

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Abstract

一种半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以被配置为输出命令信号和设置信号。第二半导体器件可以被配置为对命令信号解码，从设置信号提取设置编码，以及在与设置编码相对应的至少一个操作区段期间测试由地址模式访问的存储单元阵列以确认存储单元阵列是否包括至少一个故障存储单元。

Description

半导体器件和包括其的半导体系统
相关申请的交叉引用
本申请要求2015年7月13日向韩国知识产权局提交的第10-2015-0098956号韩国专利申请的优先权，该韩国专利申请如所充分地阐述地通过引用全部合并于此。
技术领域
本公开的实施例总体而言涉及一种半导体器件和半导体系统，更具体地，涉及一种执行测试操作的半导体器件和包括其的半导体系统。
背景技术
近来，随着半导体器件的设计方案和制造工艺变得更加复杂，用于测试半导体器件的过程也已经变得更加复杂和困难。另外，半导体器件已经变得更加高度集成。因此，半导体器件的测试时间增加。
为了通过减少测试时间来降低测试成本，已经开发了用于在评估半导体器件的可靠性期间测试半导体器件的方法。作为典型示例，已经提出了在封装半导体器件之后执行的老化期间测试(test during burn-in)(在下文中，被称为TDBI)工艺来减小测试时间。根据TDBI工艺，可以用简单的测试模式来重复执行以封装体(package)形式包封的半导体器件的写入操作以将压力施加至半导体器件，以及可以执行用于识别半导体器件是否正常操作的测试。具体地，在TDBI工艺期间，可以通过用相对高的电源电压、在相对高的温度(例如，最高大约100℃)下，利用简单的测试模式来长时间(例如，最长几个小时)重复执行写入操作而将压力施加至半导体器件。
为了在封装半导体器件之前有效地测试半导体器件，已经提出了用于将内置自测试(在下文中，被称为BIST)电路包括在半导体器件中的方法。另外，已经提出了用于将内置自修复(在下文中，被称为BISR)电路包括在半导体器件中的设计方案以提高半导体器件的成品率，该设计方案已经广泛地用于修复由晶圆级老化(WBI)测试检测到的缺陷。这里，半导体器件的BISR电路可以包括BIST电路、内置自诊断(BISD)电路、内置冗余分析(BIRA)电路等。
发明内容
根据实施例，可以提供一种半导体系统。半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以被配置为输出命令信号和设置信号。第二半导体器件可以被配置为对命令信号解码。第二半导体器件可以被配置为从设置信号提取设置编码。第二半导体器件可以被配置为在与设置编码相对应的至少一个操作区段期间测试由地址模式访问的存储单元阵列，以确认存储单元阵列是否包括至少一个故障存储单元。
根据实施例，可以提供一种半导体系统。半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以被配置为输出命令信号。第二半导体器件可以被配置为对命令信号解码。第二半导体器件可以被配置为产生设置编码。第二半导体器件可以被配置为在与设置编码相对应的至少一个操作区段期间测试由地址模式访问的存储单元阵列，以确认存储单元阵列是否包括至少一个故障存储单元。
根据实施例，可以提供一种半导体器件。半导体器件可以包括命令标记发生电路和测试电路。命令标记发生电路可以被配置为从与第一设置编码相对应的开始区段结束的时间点起，产生在与第二设置编码相对应的第一操作区段期间被使能的第一命令标记。命令标记发生电路可以被配置为从第一操作区段结束的时间点起，产生在与第三设置编码相对应的第二操作区段期间被使能的第二命令标记。命令标记发生电路可以被配置为从第二操作区段结束的时间点起，产生在与第四设置编码相对应的第三操作区段期间被使能的第三命令标记。测试电路可以被配置为使用写入操作和读取操作来产生和储存通过/故障信息，写入操作用于将数据模式写入由行地址模式和列地址模式访问的存储单元阵列中，行地址模式和列地址模式响应于测试开始信号而产生，读取操作用于读出储存在存储单元阵列中的数据。
附图说明
图1是图示根据实施例的半导体系统的配置的示例代表的框图。
图2是图示包括在图1的半导体系统中的命令标记发生电路的配置的示例代表的框图。
图3是图示图2中所示的命令标记发生电路的操作的示例代表的时序图。
图4是图示包括在图1的半导体系统中的测试电路的配置的示例代表的框图。
图5是图示图1至图4中所示的半导体系统中执行的测试的示例代表的流程图。
图6是图示根据实施例的半导体系统的配置的示例代表的框图。
图7是图示包括图1至图5中所示的半导体系统中的任意一种的电子系统的示例代表的框图。
具体实施方式
在下文中，将参照附图描述本公开的各种实施例。然而，本文所描述的实施例仅出于说明的目的，而非意在限制本公开的范围。
各种实施例可以针对半导体器件和包括其的半导体系统。
参照图1，根据实施例的半导体系统可以包括第一半导体器件11和第二半导体器件12。第二半导体器件12可以包括命令解码器121、编码储存电路122、命令标记发生电路123、地址模式发生电路124、数据模式发生电路125和测试电路126。
第一半导体器件11可以输出命令信号CA<1:J>(即，J可以是大于1的整数)和设置信号OP<1:H>(即，H可以是大于1的整数)。命令信号CA<1:J>可以被设置为具有各种逻辑电平组合。测试开始信号T_EN或储存控制信号S_CON可以根据命令信号CA<1:J>的逻辑电平组合被使能。命令信号CA<1:J>可以通过经由其仅传输命令的命令线或通过经由其传输命令和地址二者的命令/地址线来传送。包括在命令信号CA<1:J>中的位的数量可以根据实施例而设置为不同。设置信号OP<1:H>可以包括用于设置第一设置编码SC1<1:2>、第二设置编码SC2<1:2>、第三设置编码SC3<1:2>和第四设置编码SC4<1:2>的信息。关于第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的信息可以被包括在设置信号OP<1:H>中，并且每次可以从第一半导体器件11同时输出。可选地，关于第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的信息可以被包括在设置信号OP<1:H>中，并且可以根据实施例而从第一半导体器件11顺序地输出。包括在设置信号OP<1:H>中的位的数量可以根据实施例而设置为不同。设置信号OP<1:H>可以通过经由其传输命令和/或数据的信号线来传送。虽然图1图示了其中命令信号CA<1:J>和设置信号OP<1:H>通过单独的信号线来传送的示例，但是本公开不局限于此。例如，命令信号CA<1:J>和设置信号OP<1:H>可以根据实施例而通过同一信号线来传送。第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>中的每个的位的数量可以被设置为单个位或至少三个位。
命令解码器121可以对命令信号CA<1:J>解码以产生测试开始信号T_EN和储存控制信号S_CON。如果命令信号CA<1:J>具有第一逻辑电平组合，则测试开始信号T_EN可以被使能，以及如果命令信号CA<1:J>具有第二逻辑电平组合，则储存控制信号S_CON可以被使能。如果测试开始信号T_EN被使能，则可以执行测试以确认存储单元阵列中的存储单元是否正常操作，以及在存储单元阵列包括至少一个故障存储单元时修复存储单元阵列。如果储存控制信号S_CON被使能，则可以从设置信号OP<1:H>提取关于第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的信息，以及可以将这些信息储存在编码储存电路122中。用于使能测试开始信号T_EN和储存控制信号S_CON的设计方案可以根据实施例而实现为不同。例如，在测试开始信号T_EN和储存控制信号S_CON被使能的时间点，测试开始信号T_EN和储存控制信号S_CON可以被产生为具有预定逻辑电平或者被产生为包括脉冲。第一逻辑电平组合和第二逻辑电平组合可以根据实施例而设置为不同。命令解码器121可以实现为产生在储存控制信号S_CON被使能之后被使能的测试开始信号T_EN。在这种示例中，可以在关于第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的信息被从设置信号OP<1:H>提取出并被储存在编码储存电路122中之后，评估和修复存储单元阵列。在一些实施例中，命令解码器121可以实现为产生在测试开始信号T_EN被使能之后被使能的储存控制信号S_CON。在这种示例中，在用于评估和修复存储单元阵列的测试开始之后，储存控制信号S_CON可以被使能以从设置信号OP<1:H>提取关于第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的信息，并将该信息储存在编码储存电路122中。
响应于储存控制信号S_CON，编码储存电路122可以从设置信号OP<1:H>提取关于第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的信息，并可以将该信息储存在其中。例如，如果储存控制信号S_CON被使能，则编码储存电路122可以从设置信号OP<1:H>提取第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>，以及可以将第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>储存在其中。例如，同步于被使能的储存控制信号S_CON，编码储存电路122可以提取通过设置信号OP<1:H>同时输入的第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>，以及可以将第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>储存在其中。可选地，在一些其他实施例中，同步于被使能的储存控制信号S_CON，编码储存电路122可以提取通过设置信号OP<1:H>顺序输入的第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>，以及可以将第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>储存在其中。编码储存电路122可以输出储存在其中的第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>。编码储存电路122输出第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的时间点可以由通过延迟储存控制信号S_CON而产生的信号来设置。在一些实施例中，可以同步于第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>被储存在编码储存电路122中的时间点，从编码储存电路122输出第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>。第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>中的每个的位的数量可以根据实施例而设置为不同。
命令标记发生电路123可以响应于测试开始信号T_EN而从第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>来产生第一命令标记至第三命令标记CFLAG1、CFLAG2和CFLAG3。同步于从测试开始信号T_EN被使能的时间点起经过开始区段(由第一设置编码SC1<1:2>设置)的时间点，命令标记发生电路123可以开始产生第一命令标记至第三命令标记CFLAG1、CFLAG2和CFLAG3。命令标记发生电路123可以产生第一命令标记CFLAG1，第一命令标记CFLAG1在根据第二设置编码SC2<1:2>而设置的第一操作区段期间被使能。命令标记发生电路123可以产生第二命令标记CFLAG2，第二命令标记CFLAG2在根据第三设置编码SC3<1:2>而设置的第二操作区段期间被使能。命令标记发生电路123可以产生第三命令标记CFLAG3，第三命令标记CFLAG3在根据第四设置编码SC4<1:2>而设置的第三操作区段期间被使能。根据实施例，开始区段、第一操作区段、第二操作区段和第三操作区段可以通过第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的逻辑电平组合而设置为不同。例如，如果第一设置编码SC1<1:2>、第二设置编码SC2<1:2>、第三设置编码SC3<1:2>和第四设置编码SC4<1:2>分别具有“10”、“11”、“11”和“01”的逻辑电平组合，则开始区段、第一操作区段、第二操作区段和第三操作区段可以分别是单位区段的两倍、单位区段的三倍、单位区段的三倍和单位区段。第一设置编码SC1<1:2>具有“10”的逻辑电平组合的事实意味着第一设置编码SC1<1:2>的第一位(SC1<1>)具有逻辑“低”电平，而第一设置编码SC1<1:2>的第二位(SC1<2>)具有逻辑“高”电平。单位区段可以根据实施例而设置为不同。在一些实施例中，单位区段可以对应于时钟信号CLK的周期。诸如读取操作、写入操作、刷新操作、预充电操作、模式寄存器设置操作、通过/故障信息储存操作和修复操作的各种操作可以在第一操作区段、第二操作区段和第三操作区段中执行。例如，写入操作可以在第一操作区段中执行，读取操作可以在第二操作区段中执行，以及通过/故障信息储存操作可以在第三操作区段中执行。命令标记发生电路123可以从第二设置编码SC2<1:2>、第三设置编码SC3<1:2>和第四设置编码SC4<1:2>来循环地产生第一命令标记CFLAG1、第二命令标记CFLAG2和第三命令标记CFLAG3。即，在开始区段之后，可以顺序且重复地产生第一操作区段、第二操作区段和第三操作区段。在本实施例中，第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>中的每个可以被设置为具有两个位，以及开始区段、第一操作区段、第二操作区段和第三操作区段可以被设置为具有单位区段、两倍单位区段和三倍单位区段。然而，在一些实施例中，第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>中的每个可以被设置为具有N个位(其中，“N”表示自然数)。在这种示例中，开始区段、第一操作区段、第二操作区段和第三操作区段可以被设置为具有单位区段、两倍单位区段、...以及(2N-1)倍的单位区段。之后将在下面参照图2和图3来描述命令标记发生电路123的配置和操作。
地址模式发生电路124可以响应于测试开始信号T_EN和第三命令标记CFLAG3而产生行地址模式RADD<1:N>和列地址模式CADD<1:M>。例如，如果测试开始信号T_EN被使能以测试第二半导体器件12，则地址模式发生电路124可以产生行地址模式RADD<1:N>(即，N可以是大于1的整数)和列地址模式CADD<1:M>(即，M可以是大于1的整数)，以用于在第一操作区段和第二操作区段中执行的操作。在这种示例中，行地址模式RADD<1:N>和列地址模式CADD<1:M>的逻辑电平组合可以被设置为访问预定存储单元或预定存储单元阵列。由行地址模式RADD<1:N>和列地址模式CADD<1:M>的逻辑电平组合访问的预定存储单元或预定存储单元阵列可以根据实施例而设置为不同。行地址模式RADD<1:N>的位的数量和列地址模式CADD<1:M>的位的数量可以根据实施例而设置为不同。如果在第三操作区段中执行的操作结束，则地址模式发生电路124可以同步于被禁止的第三命令标记CFLAG3而改变行地址模式RADD<1:N>和列地址模式CADD<1:M>的逻辑电平组合。因此，在第一操作区段和第二操作区段期间被访问的存储单元或存储单元阵列可以不同于在先前第一操作区段和第二操作区段期间被访问的存储单元或存储单元阵列。例如，如果在第一操作区段中执行第一存储单元阵列的写入操作以及在第二操作区段中执行第一存储单元阵列的读取操作之后，第一存储单元阵列的通过/故障信息储存操作在第三操作区段中结束，则可以在第一存储单元阵列的通过/故障信息储存操作结束之后，顺序地执行第二存储单元阵列的写入操作、读取操作和通过/故障信息储存操作。在这种示例中，第一存储单元阵列和第二存储单元阵列的位置可以根据实施例设置为不同。可以重复执行包括写入操作、读取操作和通过/故障信息储存操作的测试以评估和修复包括在第二半导体器件12中的全部存储单元阵列。可选地，根据实施例可以执行测试以选择性地仅评估和修复包括在第二半导体器件12中的一个或一些存储单元阵列。
数据模式发生电路125可以响应于测试开始信号T_EN而产生数据模式DQ<1:L>(即，L可以是大于1的整数)。例如，如果测试开始信号T_EN被使能以测试第二半导体器件12，则数据模式发生电路125可以产生数据模式DQ<1:L>。数据模式DQ<1:L>的逻辑电平组合和数据模式DQ<1:L>的位的数量可以根据实施例而设置为不同。在一些实施例中，数据模式DQ<1:L>可以被设置为具有单个位的信号。在第一操作区段中执行存储单元阵列的写入操作以及在第二操作区段中执行存储单元阵列的读取操作之后，在第三操作区段中执行存储单元阵列的通过/故障信息储存操作的情况下，数据模式DQ<1:L>可以在写入操作期间被写入至存储单元阵列中，以及写入至存储单元阵列中的数据模式DQ<1:L>可以在读取操作期间被读出以验证存储单元阵列是否包括至少一个故障存储单元。
测试电路126可以响应于第一命令标记CFLAG1、第二命令标记CFLAG2、第三命令标记CFLAG3、行地址模式RADD<1:N>、列地址模式CADD<1:M>和数据模式DQ<1:L>来执行测试操作。在下文中将描述由测试电路126执行的测试操作。
测试电路126可以在第一命令标记CFLAG1被使能的第一操作区段期间，执行用于将数据模式DQ<1:L>写入至由行地址模式RADD<1:N>和列地址模式CADD<1:M>访问的第一存储单元阵列的操作。测试电路126可以在第二命令标记CFLAG2被使能的第二操作区段期间，执行用于读出储存在由行地址模式RADD<1:N>和列地址模式CADD<1:M>访问的第一存储单元阵列中的数据的操作。在这种示例中，测试电路126可以确认从第一存储单元阵列读出的数据是否与数据模式DQ<1:L>一致，以产生关于第一存储单元阵列的通过/故障信息。在一些实施例中，压缩并行测试可以用于确认从第一存储单元阵列读出的数据是否与数据模式DQ<1:L>一致。根据压缩并行测试，具有逻辑“高”电平的数据可以被写入至包括在第一存储单元阵列中的全部存储单元中，如果从第一存储单元阵列中读出至少一个具有逻辑“低”电平的数据，则可以产生故障信息。测试电路126可以在第三命令标记CFLAG3被使能的第三操作区段期间，执行用于将关于第一存储单元阵列的通过/故障信息储存在其中的操作。如果第一存储单元阵列的测试操作结束，则可以顺序地测试包括在第二半导体器件12中的其他存储单元阵列，以产生关于其他存储单元阵列的通过/故障信息。之后在下文中将参照图4来描述测试电路126的配置和操作。
参照图2，命令标记发生电路123可以包括测试编码发生器21、编码选择器22、编码比较器23、脉冲分配器24和标记发生器25。
测试编码发生器21可以响应于测试开始信号T_EN、时钟信号CLK和比较信号COM而产生测试编码TC<1:2>。例如，如果测试开始信号T_EN被使能以测试第二半导体器件12，则测试编码发生器21可以产生同步于时钟信号CLK而被计数的测试编码TC<1:2>。测试编码发生器21可以被配置为包括对测试编码TC<1:2>递增计数或递减计数的计数器。例如，如果测试开始信号T_EN被使能以测试第二半导体器件12，则测试编码发生器21可以依次产生被逐位递增计数以具有“00”、“01”、“10”和“11”的逻辑电平组合的测试编码TC<1:2>。测试编码TC<1:2>具有“01”的逻辑电平组合的事实意味着测试编码TC<1:2>的第一位(TC<1>)具有逻辑“高”电平，而测试编码TC<1:2>的第二位(TC<2>)具有逻辑“低”电平。如果比较信号COM的脉冲被输入至其中，则测试编码发生器21可以将测试编码TC<1:2>初始化为“00”的逻辑电平组合。测试编码发生器21可以同步于时钟信号CLK而对初始化的测试编码TC<1:2>逐位递增计数，使得测试编码TC<1:2>依次具有“00”、“01”、“10”和“11”的逻辑电平组合。
编码选择器22可以响应于测试开始信号T_EN、第一命令标记至第三命令标记CFLAG1、CFLAG2和CFLAG3而选择和输出第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>中的一个作为选择编码SEL<1:2>。以下将描述编码选择器22的操作。如果测试开始信号T_EN被使能以测试第二半导体器件12，则编码选择器22可以选择和输出第一设置编码SC1<1:2>作为选择编码SEL<1:2>。如果第一命令标记CFLAG1被使能，则编码选择器22可以选择和输出第二设置编码SC2<1:2>作为选择编码SEL<1:2>。如果第二命令标记CFLAG2被使能，则编码选择器22可以选择和输出第三设置编码SC3<1:2>作为选择编码SEL<1:2>。如果第三命令标记CFLAG3被使能，则编码选择器22可以选择和输出第四设置编码SC4<1:2>作为选择编码SEL<1:2>。用于选择和输出第二设置编码SC2<1:2>、第三设置编码SC3<1:2>和第四设置编码SC4<1:2>中的一个作为选择编码SEL<1:2>的设计方案可以根据实施例而实现为不同。
编码比较器23可以将选择编码SEL<1:2>与测试编码TC<1:2>进行比较以产生比较信号COM。例如，如果选择编码SEL<1:2>具有与测试编码TC<1:2>相同的逻辑电平组合，则编码比较器23可以产生比较信号COM的脉冲。比较信号COM的脉宽可以根据实施例而设置为不同。
脉冲分配器24可以接收比较信号COM以产生第一脉冲信号至第三脉冲信号PUL1、PUL2和PUL3。例如，脉冲分配器24可以顺序地输出比较信号COM的脉冲作为第一脉冲信号PUL1、第二脉冲信号PUL2和第三脉冲信号PUL3。例如，脉冲分配器24可以输出比较信号COM的第一脉冲作为第一脉冲信号PUL1，可以输出比较信号COM的第二脉冲作为第二脉冲信号PUL2，以及可以输出比较信号COM的第三脉冲作为第三脉冲信号PUL3。
标记发生器25可以同步于第一脉冲信号PUL1、第二脉冲信号PUL2和第三脉冲信号PUL3而产生第一命令标记CFLAG1、第二命令标记CFLAG2和第三命令标记CFLAG3。例如，标记发生器25可以产生第一命令标记CFLAG1，第一命令标记CFLAG1同步于第一脉冲信号PUL1的脉冲而被使能以及同步于第二脉冲信号PUL2的脉冲而被禁止。标记发生器25可以产生第二命令标记CFLAG2，第二命令标记CFLAG2同步于第二脉冲信号PUL2的脉冲而被使能以及同步于第三脉冲信号PUL3的脉冲而被禁止。标记发生器25可以产生第三命令标记CFLAG3，第三命令标记CFLAG2同步于第三脉冲信号PUL3的脉冲而被使能以及同步于第一脉冲信号PUL1的脉冲而被禁止。
在下文中将参照图3来描述具有前述配置的命令标记发生电路123的操作。在实施例中，可以假设第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>分别具有“10”、“11”、“11”和“01”的逻辑电平组合。
在时间点“T31”处，如果测试开始信号T_EN被使能为具有逻辑“高”电平以用于测试第二半导体器件12，则可以同步于时钟信号CLK而从逻辑电平组合“00”起对测试编码TC<1:2>进行逐位递增计数。
在时间点“T32”处，如果测试编码TC<1:2>被计数为具有逻辑电平组合“10”，则由于测试编码TC<1:2>具有与第一设置编码SC1<1:2>相同的逻辑电平组合，因此比较信号COM的第一脉冲可以被产生和输出作为第一脉冲信号PUL1。第一命令标记CFLAG1可以根据第一脉冲信号PUL1的脉冲而被使能为具有逻辑“高”电平。从时间点“T31”至时间点“T32”的区段可以被设置为开始区段，其与在测试操作开始之后，用于使能第一命令标记CFLAG1所需的准备区段相对应。测试编码TC<1:2>可以根据比较信号COM的第一脉冲而被初始化为具有“00”的逻辑电平组合并且可以被再次逐位递增计数。
在时间点“T33”处，如果测试编码TC<1:2>被计数为具有“11”的逻辑电平组合，则由于测试编码TC<1:2>具有与第二设置编码SC2<1:2>相同的逻辑电平组合，因此比较信号COM的第二脉冲可以被产生和输出作为第二脉冲信号PUL2。根据第二脉冲信号PUL2的脉冲，第一命令标记CFLAG1可以被禁止为具有逻辑“低”电平，而第二命令标记CFLAG2可以被使能为具有逻辑“高”电平。第一命令标记CFLAG1被使能的从时间点“T32”至时间点“T33”的区段可以被设置为第一操作区段，在第一操作区段中，如参照图1所描述的，数据模式DQ<1:L>被写入至由行地址模式RADD<1:N>和列地址模式CADD<1:M>访问的第一存储单元阵列中。测试编码TC<1:2>可以根据比较信号COM的第二脉冲而被初始化为具有“00”的逻辑电平组合并且可以被再次逐位递增计数。
在时间点“T34”处，如果测试编码TC<1:2>被计数为具有逻辑电平组合“11”，则由于测试编码TC<1:2>具有与第三设置编码SC3<1:2>相同的逻辑电平组合，因此比较信号COM的第三脉冲可以被产生和输出作为第三脉冲信号PUL3。根据第三脉冲信号PUL3的脉冲，第二命令标记CFLAG2可以被禁止为具有逻辑“低”电平，而第三命令标记CFLAG3可以被使能为具有逻辑“高”电平。第二命令标记CFLAG2被使能的从时间点“T33”至时间点“T34”的区段可以被设置为第二操作区段，在第二操作区段中，如参照图1所描述的，储存在由行地址模式RADD<1:N>和列地址模式CADD<1:M>访问的第一存储单元阵列中的数据模式DQ<1:L>可以被读出。测试编码TC<1:2>可以根据比较信号COM的第三脉冲而被初始化为具有“00”的逻辑电平组合并且可以被再次逐位递增计数。
可以将在第二操作区段(与时间点“T33”和时间点“T34”之间的区段相对应)中、从第一存储单元阵列读出的数据(理想地，数据模式DQ<1:L>)与在第一操作区段(与时间点“T32”和时间点“T33”之间的区段相对应)中、被写入至第一存储单元阵列中的数据模式DQ<1:L>进行比较，以产生关于第一存储单元阵列是否包括至少一个故障存储单元的通过/故障信息。在这种示例中，压缩并行测试可以用于产生通过/故障信息。
在时间点“T35”处，如果测试编码TC<1:2>被计数为具有“01”的逻辑电平组合，则由于测试编码TC<1:2>具有与第三设置编码SC3<1:2>相同的逻辑电平组合，因此比较信号COM的第四脉冲可以被产生和输出作为第一脉冲信号PUL1。根据第一脉冲信号PUL1的脉冲，第三命令标记CFLAG3可以被禁止为具有逻辑“低”电平，而第一命令标记CFLAG1可以被使能为具有逻辑“高”电平。第三命令标记CFLAG3被使能的从时间点“T34”至时间点“T35”的区段可以被设置为第三操作区段，在第三操作区段中，如参照图1所描述的，通过/故障信息被储存在测试电路126中。测试编码TC<1:2>可以根据比较信号COM的第四脉冲而被初始化为具有逻辑电平组合“00”并且可以被再次逐位递增计数。
在时间点“T36”处，如果测试编码TC<1:2>被计数为具有逻辑电平组合“11”，则由于测试编码TC<1:2>具有与第二设置编码SC2<1:2>相同的逻辑电平组合，因此比较信号COM的第五脉冲可以被产生和输出作为第二脉冲信号PUL2。根据第二脉冲信号PUL2的脉冲，第一命令标记CFLAG1可以被禁止为具有逻辑“低”电平，而第二命令标记CFLAG2可以被使能为具有逻辑“高”电平。第一命令标记CFLAG1被使能的从时间点“T35”至时间点“T36”的区段可以被设置为第一操作区段，在第一操作区段中，如参照图1所描述的，数据模式DQ<1:L>被写入至由行地址模式RADD<1:N>和列地址模式CADD<:M>访问的第二存储单元阵列。测试编码TC<1:2>可以根据比较信号COM的第五脉冲而被初始化为具有逻辑电平组合“00”并且可以被再次逐位递增计数。
如上所述，命令标记发生电路123可以循环地产生第一命令标记CFLAG1、第二命令标记CFLAG2和第三命令标记CFLAG3，这些命令标记的使能区段根据第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的预定逻辑电平组合来控制。即，可以循环地产生第一命令标记CFLAG1(其在执行用于将数据模式储存在存储单元阵列中的写入操作的第一操作区段期间被使能)、第二命令标记CFLAG2(其在执行用于读出储存在存储单元阵列中的数据的读取操作的第二操作区段期间被使能)、以及第三命令标记CFLAG3(其在储存关于存储单元阵列的通过/故障信息的第三操作区段期间被使能)，以在无延迟的情况下确认第二半导体器件12中的每个存储单元阵列是否包括至少一个故障存储单元，以及修复包括至少一个故障存储单元的存储单元阵列。
参照图4，测试电路126可以包括行路径控制器411、列路径控制器42、数据输入/输出(I/O)单元43、通过/故障信息发生器44、通过/故障信息储存单元45和修复单元46。
行路径控制器41可以响应于第一命令标记CFLAG1、第二命令标记CFLAG2和行地址模式RADD<1:N>而产生字线信号WL<1:X>(即，X可以是大于1的整数)。如果第一命令标记CFLAG1或第二命令标记CFLAG2被使能，则行路径控制器41可以对行地址模式RADD<1:N>解码以产生字线信号WL<1:X>。即，行路径控制器41可以产生字线信号WL<1:X>用于激活连接至存储单元阵列的多个字线之中的任意一个，以在第一命令标记CFLAG1被使能的第一操作区段期间执行写入操作或者在第二命令标记CFLAG2被使能的第二操作区段期间执行读取操作。通过对行地址模式RADD<1:N>解码而产生的字线信号WL<1:X>的逻辑电平以及字线信号WL<1:X>的位的数量可以根据实施例而设置为不同。
如果第一命令标记CFLAG1或第二命令标记CFLAG2被使能，则列路径控制器42可以对列地址模式CADD<1:M>解码以产生输出使能信号YI<1:Y>(即，Y可以是大于1的整数)。即，列路径控制器42可以产生输出使能信号YI<1:Y>，以用于选择性地激活在读取操作或写入操作期间经由其输入或输出数据的数据路径中的一个。通过对列地址模式CADD<1:M>解码而产生的输出使能信号YI<1:Y>的逻辑电平以及输出使能信号YI<1:Y>的位的数量可以根据实施例而设置为不同。
响应于字线信号WL<1:X>和输出使能信号YI<1:Y>，数据I/O单元43可以接收和储存数据模式DQ<1:L>以及可以输出储存的数据模式DQ<1:L>作为输出数据DOUT<1:K>(即，K可以是大于1的整数)。数据I/O单元43可以在写入操作期间，将通过数据路径(其由输出使能信号YI<1:Y>激活)输入的数据模式DQ<1:L>储存在存储单元(其连接至由字线信号WL<1:X>激活的字线)中。数据I/O单元43可以在读取操作期间，经由数据路径(其由输出使能信号YI<1:Y>激活)而输出储存在存储单元(其连接至由字线信号WL<1:X>激活的字线)中的数据模式DQ<1:L>作为输出数据OUT<1:K>。
通过/故障信息发生器44可以从输出数据DOUT<1:K>产生通过/故障信息PF。通过/故障信息PF可以对应于关于被写入数据模式DQ<1:L>的每个存储单元阵列是否包括至少一个故障存储单元的信息。通过/故障信息发生器44可以使用压缩并行测试电路来实现，并且可以产生如果输出数据DOUT<1:K>的逻辑电平之中的至少一个与输出数据DOUT<1:K>的其他逻辑电平不同则被使能的通过/故障信息PF。例如，通过/故障信息发生器44可以实现为产生如果输出数据DOUT<1:K>的至少一个位具有逻辑“低”电平则被使能的通过/故障信息PF。
通过/故障信息储存单元45可以响应于第三命令标记CFLAG3而将通过/故障信息PF储存在其中。例如，如果第三命令标记CFLAG3被使能，则通过/故障信息储存单元45可以将通过/故障信息PF储存在其中。
修复单元46可以响应于通过/故障信息PF来修复存储单元阵列。例如，如果通过/故障信息PF被使能，则修复单元46可以执行输出输出数据DOUT<1:K>的一个或更多个存储单元阵列的修复操作。
在下文中将参照图5来描述图1至图4中所示的半导体系统的操作。
首先，如果半导体系统开始在测试模式下操作，则可以执行用于产生命令标记的操作(见步骤S51)。即，可以根据具有预定逻辑电平组合的第二设置编码SC2<1:2>、第三设置编码SC3<1:2>和第四设置编码SC4<1:2>来设置第一命令标记至第三命令标记CFLAG1、CFLAG2和CFLAG3的使能区段。例如，如果第二设置编码SC2<1:2>、第三设置编码SC3<1:2>和第四设置编码SC4<1:2>分别具有“11”、“11”和“01”的逻辑电平组合，则第一命令标记CFLAG1被使能的第一操作区段以及第二命令标记CFLAG2被使能的第二操作区段可以是三倍单位区段，第三命令标记CFLAG3被使能的第三操作区段可以是单位区段。
接着，可以产生地址模式和数据模式来执行读取操作和写入操作(见步骤S52)。例如，可以产生行地址模式RADD<1:N>、列地址模式CADD<1:M>和数据模式DQ<1:L>以用于在第一操作区段(在第一操作区段期间，第一命令标记CFLAG1被使能)中执行的写入操作以及在第二操作区段(在第二操作区段期间，第二命令标记CFLAG2被使能)中执行的读取操作。
随后，可以产生和储存关于每个存储单元阵列是否具有至少一个故障存储单元的通过/故障信息(见步骤S53)。可以通过以下方式来产生通过/故障信息，即：将数据模式DQ<1:L>写入由行地址模式RADD<1:N>和列地址模式CADD<1:M>访问的存储单元阵列中，读出储存在存储单元阵列中的数据，以及将从存储单元阵列读出的数据与数据模式DQ<1:L>进行比较。可以在第三命令标记CFLAG3被使能的第三操作区段期间储存通过/故障信息。
最后，半导体系统可以识别每个存储单元阵列是否具有至少一个故障存储单元(见步骤S54)，以及如果在存储单元阵列中存在至少一个故障存储单元，则可以执行修复操作(见步骤S55)。
根据以上实施例，可以顺序及重复地使能并产生第一命令标记CFLAG1、第二命令标记CFLAG2和第三命令标记CFLAG3。因此，当一旦第一命令标记至第三命令标记CFLAG1、CFLAG2和CFLAG3被顺序使能时，则可以产生和储存关于单个存储单元阵列的通过/故障信息。因此，如果第二半导体器件12具有至少两个存储单元阵列，则可以顺序及重复地执行用于产生地址模式和数据模式的步骤S52以及用于产生和储存通过/故障信息的步骤S53，以执行多个存储单元阵列的写入操作和读取操作。
如上所述，根据实施例的半导体系统可以包括用于评估和修复存储单元阵列的测试电路。因此，可以节省用于实现测试设备所需的成本，以及可以同时测试多个半导体器件。另外，根据实施例的半导体系统可以循环地产生第一命令标记CFLAG1、第二命令标记CFLAG2和第三命令标记CFLAG3以顺序及重复地设置用于测试半导体器件所需的一些操作区段，第一命令标记CFLAG1、第二命令标记CFLAG2和第三命令标记CFLAG3的使能区段根据第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的预定逻辑电平组合来控制。因此，可以在不使用延迟的情况下执行测试以减少测试时间。此外，根据实施例的半导体系统可以在被顺序及重复地设置的操作区段期间使用地址模式和数据模式来快速地检测半导体器件中的故障存储单元阵列，以及可以快速地修复故障存储单元阵列。
参照图6，根据实施例的半导体系统可以包括第三半导体器件61和第四半导体器件62。第四半导体器件62可以包括命令解码器621、编码发生电路622、命令标记发生电路623、地址模式发生电路624、数据模式发生电路625和测试电路626。
第三半导体器件61可以输出命令信号CA<1:J>。命令信号CA<1:J>可以被设置为具有各种逻辑电平组合。测试开始信号T_EN或储存控制信号S_CON可以根据命令信号CA<1:J>的逻辑电平组合来使能。命令信号CA<1:J>可以通过经由其仅传输命令的命令线或通过经由其传输命令和地址二者的命令/地址线来传送。包括在命令信号CA<1:J>中的位的数量可以根据实施例而设置为不同。
命令解码器621可以对命令信号CA<1:J>解码以产生测试开始信号T_EN和储存控制信号S_CON。如果命令信号CA<1:J>具有第一逻辑电平组合，则测试开始信号T_EN可以被使能，以及如果命令信号CA<1:J>具有第二逻辑电平组合，则储存控制信号S_CON可以被使能。如果测试开始信号T_EN被使能，则可以执行测试以确认存储单元阵列中的存储单元是否正常操作，以及在存储单元阵列包括至少一个故障存储单元时修复存储单元阵列。如果储存控制信号S_CON被使能，则可以产生第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>。用于使能测试开始信号T_EN和储存控制信号S_CON的设计方案可以根据实施例而实现为不同。例如，测试开始信号T_EN和储存控制信号S_CON可以被产生为具有预定逻辑电平或者被产生为包括在预定时间点处的脉冲。第一逻辑电平组合和第二逻辑电平组合可以根据实施例而设置为不同。命令解码器621可以实现为产生在储存控制信号S_CON被使能之后被使能的测试开始信号T_EN。在这种示例中，可以在产生第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>之后，评估和修复存储单元阵列。在一些实施例中，命令解码器621可以实现为产生在测试开始信号T_EN被使能之后被使能的储存控制信号S_CON。在这种示例中，在用于评估和修复存储单元阵列的测试开始之后，储存控制信号S_CON可以被使能以产生第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC42<1:2>。
编码发生电路622可以响应于储存控制信号S_CON而产生第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>。例如，如果储存控制信号S_CON被使能，则编码发生电路622可以产生和输出第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>。在一些实施例中，编码发生电路622可以实现为将预定的第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>储存在其中。
命令标记发生电路623可以响应于测试开始信号T_EN而从第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>来产生第一命令标记至第三命令标记CFLAG1、CFLAG2和CFLAG3。同步于从测试开始信号T_EN被使能的时间点起经过开始区段(由第一设置编码SC1<1:2>设置)的时间点，命令标记发生电路623可以开始产生第一命令标记至第三命令标记CFLAG1、CFLAG2和CFLAG3。命令标记发生电路623可以产生第一命令标记CFLAG1，第一命令标记CFLAG1在根据第二设置编码SC2<1:2>而设置的第一操作区段期间被使能。命令标记发生电路623可以产生第二命令标记CFLAG2，第二命令标记CFLAG2在根据第三设置编码SC3<1:2>而设置的第二操作区段期间被使能。命令标记发生电路623可以产生第三命令标记CFLAG3，第三命令标记CFLAG3在根据第四设置编码SC4<1:2>而设置的第三操作区段期间被使能。根据实施例，开始区段、第一操作区段、第二操作区段和第三操作区段可以通过第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>的逻辑电平组合而设置为不同。例如，如果第一设置编码SC1<1:2>、第二设置编码SC2<1:2>、第三设置编码SC3<1:2>和第四设置编码SC4<1:2>分别具有“10”、“11”、“11”和“01”的逻辑电平组合，则开始区段、第一操作区段、第二操作区段和第三操作区段可以分别是单位区段的两倍、单位区段的三倍、单位区段的三倍和单位区段。第一设置编码SC1<1:2>具有“10”的逻辑电平组合的事实意味着第一设置编码SC1<1:2>的第一位(SC1<1>)具有逻辑“低”电平，而第一设置编码SC1<1:2>的第二位(SC1<2>)具有逻辑“高”电平。单位区段可以根据实施例而设置为不同。诸如读取操作、写入操作、刷新操作、预充电操作、模式寄存器设置操作、通过/故障信息储存操作和修复操作的各种操作可以在第一操作区段、第二操作区段和第三操作区段中执行。例如，写入操作可以在第一操作区段中执行，读取操作可以在第二操作区段中执行，以及通过/故障信息储存操作可以在第三操作区段中执行。命令标记发生电路623可以从第二设置编码SC2<1:2>、第三设置编码SC3<1:2>和第四设置编码SC4<1:2>来循环地产生第一命令标记CFLAG1、第二命令标记CFLAG2和第三命令标记CFLAG3。即，在开始区段之后，可以顺序及重复地产生第一操作区段、第二操作区段和第三操作区段。在实施例中，第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>中的每个可以被设置为具有两个位，以及开始区段、第一操作区段、第二操作区段和第三操作区段可以被设置为具有单位区段、两倍单位区段和三倍单位区段。然而，在一些实施例中，第一设置编码至第四设置编码SC1<1:2>、SC2<1:2>、SC3<1:2>和SC4<1:2>中的每个可以被设置为具有N个位(其中，“N”表示自然数)。在这种示例中，开始区段、第一操作区段、第二操作区段和第三操作区段可以被设置为具有单位区段、两倍单位区段、...以及(2N-1)倍的单位区段。
地址模式发生电路624可以响应于测试开始信号T_EN和第三命令标记CFLAG3而产生行地址模式RADD<1:N>和列地址模式CADD<1:M>。例如，如果测试开始信号T_EN被使能以测试第四半导体器件62，则地址模式发生电路624可以产生行地址模式RADD<1:N>和列地址模式CADD<1:M>以用于第一操作区段和第二操作区段中执行的操作。在这种示例中，行地址模式RADD<1:N>和列地址模式CADD<1:M>的逻辑电平组合可以被设置为访问预定存储单元或预定存储单元阵列。由行地址模式RADD<1:N>和列地址模式CADD<1:M>的逻辑电平组合访问的预定存储单元或预定存储单元阵列可以根据实施例而设置为不同。如果在第三操作区段中执行的操作结束，则地址模式发生电路624可以同步于被禁止的第三命令标记CFLAG3而改变行地址模式RADD<1:N>和列地址模式CADD<1:M>的逻辑电平组合。因此，在第一操作区段和第二操作区段期间被访问的存储单元或存储单元阵列可以不同于在先前第一操作区段和第二操作区段期间被访问的存储单元或存储单元阵列。例如，如果在第一操作区段中执行第一存储单元阵列的写入操作以及在第二操作区段中执行第一存储单元阵列的读取操作之后，第一存储单元阵列的通过/故障信息储存操作在第三操作区段中结束，则可以在第一存储单元阵列的通过/故障信息储存操作结束之后，顺序地执行第二存储单元阵列的写入操作、读取操作和通过/故障信息储存操作。在这种示例中，第一存储单元阵列和第二存储单元阵列的位置可以根据实施例而设置为不同。可以重复执行包括写入操作、读取操作和通过/故障信息储存操作的测试以评估和修复包括在第四半导体器件62中的全部存储单元阵列。可选地，根据实施例可以执行测试以选择性地仅评估和修复包括在第四半导体器件62中的一个或一些存储单元阵列。
数据模式发生电路625可以响应于测试开始信号T_EN而产生数据模式DQ<1:L>。例如，如果测试开始信号T_EN被使能以测试第四半导体器件62，则数据模式发生电路625可以产生数据模式DQ<1:L>。数据模式DQ<1:L>的逻辑电平组合和数据模式DQ<1:L>的位的数量可以根据实施例而设置为不同。在第一操作区段中执行存储单元阵列的写入操作以及在第二操作区段中执行存储单元阵列的读取操作之后，在第三操作区段中执行存储单元阵列的通过/故障信息储存操作的情况下，数据模式DQ<1:L>可以在写入操作期间被写入至存储单元阵列中，写入至存储单元阵列中的数据模式DQ<1:L>可以在读取操作期间被读出以验证存储单元阵列是否包括至少一个故障存储单元。
测试电路626可以响应于第一命令标记CFLAG1、第二命令标记CFLAG2、第三命令标记CFLAG3、行地址模式RADD<1:N>、列地址模式CADD<1:M>和数据模式DQ<1:L>来执行测试操作。以下将描述由测试电路626执行的测试操作。
测试电路626可以在第一命令标记CFLAG1被使能的第一操作区段期间，执行用于将数据模式DQ<1:L>写入至由行地址模式RADD<1:N>和列地址模式CADD<1:M>访问的第一存储单元阵列的操作。测试电路626可以在第二命令标记CFLAG2被使能的第二操作区段期间，执行用于读出储存在由行地址模式RADD<1:N>和列地址模式CADD<1:M>访问的第一存储单元阵列中的数据的操作。在这种示例中，测试电路626可以确认从第一存储单元阵列读出的数据是否与数据模式DQ<1:L>一致，以产生关于第一存储单元阵列的通过/故障信息。在一些实施例中，压缩并行测试可以用于确认从第一存储单元阵列读出的数据是否与数据模式DQ<1:L>一致。根据压缩并行测试，具有逻辑“高”电平的数据可以被写入至包括在第一存储单元阵列中的全部存储单元，如果从第一存储单元阵列中读出至少一个具有逻辑“低”电平的数据，则可以产生故障信息。测试电路626可以在第三命令标记CFLAG3被使能的第三操作区段期间，执行用于将关于第一存储单元阵列的通过/故障信息储存在其中的操作。如果第一存储单元阵列的测试操作结束，则可以顺序地测试包括在第四半导体器件62中的其他存储单元阵列以产生关于其他存储单元阵列的通过/故障信息。
如上所述，除编码发生电路622以外，图6中所示的半导体系统可以具有与图1中所示的半导体系统基本相同的配置。因此，将省略图6中所示的半导体系统的进一步的描述和操作。
参照图1至图6所描述的半导体器件中的至少一种或半导体系统中的至少一种可以被应用至包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，根据实施例的电子系统1000可以包括数据储存单元1001、存储器控制器1002、缓冲存储器1003和I/O接口1004。
数据储存单元1001可以根据从存储器控制器1002产生的控制信号，储存从存储器控制器1002输出的数据，或者可以将储存的数据读取和输出至存储器控制器1002。数据储存单元1001可以包括图1中所示的第二半导体器件12或图6中所示的第四半导体器件62。数据储存单元1001可以包括即使在电源中断时也能保持其储存的数据的非易失性存储器。非易失性存储器可以是诸如或非型快闪存储器或与非型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以对从主机设备输出的命令解码来控制用于将数据输入至数据储存单元1001或缓冲存储器1003的操作或者控制用于输出储存在数据储存单元1001或缓冲存储器1003中的数据的操作。存储器控制器1002可以包括图1中所示的第一半导体器件11或图6中所示的第三半导体器件61。虽然图7图示了具有单个块的存储器控制器，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存单元1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存单元1001输出的数据或被输入至数据储存单元1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并将其输出至存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理连接并电连接至外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，以及可以经由I/O接口1004将从存储器控制器1002产生的数据输出至外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行连接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强小型设备接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的任意一种。
电子系统1000可以用作主机或外部储存设备的辅助储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (30)

1.一种半导体系统，包括：
第一半导体器件，适用于输出命令信号和设置信号；以及
第二半导体器件，适用于对命令信号解码，适用于从设置信号提取设置编码，以及适用于在与设置编码相对应的至少一个操作区段期间测试由地址模式访问的存储单元阵列以确认存储单元阵列是否包括至少一个故障存储单元。
2.如权利要求1所述的半导体系统，
其中，设置编码包括第一设置编码和第二设置编码；以及
其中，第一设置编码和第二设置编码被包括在从第一半导体器件输出的设置信号中。
3.如权利要求1所述的半导体系统，
其中，设置编码包括第一设置编码和第二设置编码；以及
其中，第一设置编码和第二设置编码通过设置信号而从第一半导体器件顺序地输出。
4.如权利要求1所述的半导体系统，
其中，设置编码包括第一设置编码和第二设置编码；以及
其中，在与第一设置编码相对应的第一操作区段期间，第二半导体器件执行用于将数据模式写入至由地址模式访问的存储单元阵列中的写入操作。
5.如权利要求4所述的半导体系统，其中，在与第二设置编码相对应的第二操作区段期间，第二半导体器件执行用于读取储存在存储单元阵列中的数据的读取操作。
6.如权利要求5所述的半导体系统，
其中，设置编码还包括第三设置编码；
其中，在与第三设置编码相对应的第三操作区段期间，第二半导体器件执行用于储存通过/故障信息的通过/故障信息储存操作；以及
其中，通过/故障信息通过将在读取操作期间从存储单元阵列输出的数据与数据模式进行比较来产生。
7.如权利要求1所述的半导体系统，
其中，第二半导体器件被配置为对命令信号解码以产生储存控制信号和测试开始信号，
其中，第二半导体器件响应于储存控制信号而从设置信号提取设置编码，
其中，第二半导体器件响应于测试开始信号而在与设置编码相对应的所述至少一个操作区段期间来测试由地址模式访问的存储单元阵列，
其中，设置编码包括第一设置编码、第二设置编码、第三设置编码和第四设置编码；以及
其中，第二半导体器件包括：
编码储存电路，适用于响应于储存控制信号而从设置信号提取第一设置编码至第四设置编码，以储存和输出第一设置编码至第四设置编码；
命令标记发生电路，适用于响应于测试开始信号而从第一设置编码至第四设置编码来产生第一命令标记、第二命令标记和第三命令标记；以及
测试电路，适用于使用写入操作和读取操作来产生和储存通过/故障信息，写入操作用于将数据模式写入由行地址模式和列地址模式访问的存储单元阵列中，行地址模式和列地址模式响应于测试开始信号而产生，读取操作用于读出储存在存储单元阵列中的数据。
8.如权利要求7所述的半导体系统，其中，命令标记发生电路从与第一设置编码相对应的开始区段结束的时间点起产生第一命令标记，从第一操作区段结束的时间点起产生第二命令标记，以及从第二操作区段结束的时间点起产生第三命令标记，第一命令标记在与第二设置编码相对应的第一操作区段期间被使能，第二命令标记在与第三设置编码相对应的第二操作区段期间被使能，第三命令标记在与第四设置编码相对应的第三操作区段期间被使能。
9.如权利要求8所述的半导体系统，其中，第一命令标记、第二命令标记和第三命令标记被产生为被顺序及重复地使能。
10.如权利要求7所述的半导体系统，其中，命令标记发生电路包括：
测试编码发生器，适用于响应于测试开始信号而产生同步于时钟信号被计数的测试编码；
编码选择器，适用于响应于测试开始信号、第一命令标记至第三命令标记来选择和输出第一设置编码至第四设置编码中的一个作为选择编码；
编码比较器，适用于将选择编码与测试编码进行比较以产生比较信号；
脉冲分配器，适用于将比较信号的脉冲分为第一脉冲信号、第二脉冲信号和第三脉冲信号，以及适用于顺序地输出第一脉冲信号至第三脉冲信号；以及
标记发生器，适用于响应于第一脉冲信号、第二脉冲信号和第三脉冲信号而产生第一命令标记、第二命令标记和第三命令标记。
11.如权利要求10所述的半导体系统，其中，每当比较信号的脉冲产生时，测试编码被重置。
12.如权利要求10所述的半导体系统，其中，如果测试开始信号被使能，则编码选择器选择和输出第一设置编码作为选择编码，如果第一命令标记被使能，则编码选择器选择和输出第二设置编码作为选择编码，如果第二命令标记被使能，则编码选择器选择和输出第三设置编码作为选择编码，以及如果第三命令标记被使能，则编码选择器选择和输出第四设置编码作为选择编码。
13.如权利要求10所述的半导体系统，其中，如果选择编码等于测试编码，则编码比较器产生比较信号的脉冲。
14.如权利要求10所述的半导体系统，其中，第一命令标记响应于第一脉冲信号的脉冲而被使能，以及响应于第二脉冲信号的脉冲而被禁止。
15.如权利要求7所述的半导体系统，其中，如果存储单元阵列包括至少一个故障存储单元，则测试电路修复存储单元阵列。
16.如权利要求7所述的半导体系统，其中，测试电路包括：
数据输入/输出单元，适用于在第一命令标记被使能的第一操作区段期间接收数据模式和将数据模式写入至存储单元阵列中，以及适用于在第二命令标记被使能的第二操作区段期间输出储存在存储单元阵列中的数据作为输出数据；
通过/故障信息发生器，适用于从输出数据提取通过/故障信息，以及适用于输出通过/故障信息；
通过/故障信息储存单元，适用于在第三命令标记被使能的第三操作区段期间储存通过/故障信息；以及
修复单元，适用于根据通过/故障信息来修复存储单元阵列。
17.一种半导体系统，包括：
第一半导体器件，适用于输出命令信号；以及
第二半导体器件，适用于对命令信号解码，适用于产生设置编码，以及适用于在与设置编码相对应的至少一个操作区段期间测试由地址模式访问的存储单元阵列以确认存储单元阵列是否包括至少一个故障存储单元。
18.如权利要求17所述的半导体系统，
其中，设置编码包括第一设置编码和第二设置编码；以及
其中，第二半导体器件在与第一设置编码相对应的第一操作区段期间，执行用于将数据模式写入至由地址模式访问的存储单元阵列中的写入操作。
19.如权利要求18所述的半导体系统，其中，第二半导体器件在与第二设置编码相对应的第二操作区段期间，执行用于读取储存在存储单元阵列中的数据的读取操作。
20.如权利要求19所述的半导体系统，
其中，设置编码还包括第三设置编码；
其中，第二半导体器件在与第三设置编码相对应的第三操作区段期间，执行用于储存通过/故障信息的通过/故障信息储存操作；以及
其中，通过/故障信息通过将在读取操作期间从存储单元阵列输出的数据与数据模式进行比较来产生。
21.如权利要求17所述的半导体系统，
其中，第二半导体器件被配置为对命令信号解码以产生储存控制信号和测试开始信号，
其中，第二半导体器件响应于储存控制信号来产生设置编码，
其中，第二半导体器件响应于测试开始信号，在与设置编码相对应的所述至少一个操作区段期间测试由地址模式访问的存储单元阵列，
其中，设置编码包括第一设置编码、第二设置编码、第三设置编码和第四设置编码；以及
其中，第二半导体器件包括：
编码发生电路，适用于响应于储存控制信号而产生和输出第一设置编码至第四设置编码；
命令标记发生电路，适用于响应于测试开始信号而从第一设置编码至第四设置编码来产生第一命令标记、第二命令标记和第三命令标记；以及
测试电路，适用于使用写入操作和读取操作来产生和储存通过/故障信息，写入操作用于将数据模式写入由行地址模式和列地址模式访问的存储单元阵列中，行地址模式和列地址模式响应于测试开始信号而产生，读取操作用于读出储存在存储单元阵列中的数据。
22.一种半导体器件，包括：
命令标记发生电路，适用于从与第一设置编码相对应的开始区段结束的时间点起产生在与第二设置编码相对应的第一操作区段期间被使能的第一命令标记，适用于从第一操作区段结束的时间点起产生在与第三设置编码相对应的第二操作区段期间被使能的第二命令标记，以及适用于从第二操作区段结束的时间点起产生在与第四设置编码相对应的第三操作区段期间被使能的第三命令标记；以及
测试电路，适用于使用写入操作和读取操作来产生和储存通过/故障信息，写入操作用于将数据模式写入由行地址模式和列地址模式访问的存储单元阵列中，行地址模式和列地址模式响应于测试开始信号而产生，读取操作用于读出储存在存储单元阵列中的数据。
23.如权利要求22所述的半导体器件，其中，第一命令标记、第二命令标记和第三命令标记被产生为顺序及重复地被使能。
24.如权利要求22所述的半导体器件，其中，命令标记发生电路包括：
测试编码发生器，适用于响应于测试开始信号而产生同步于时钟信号被计数的测试编码；
编码选择器，适用于响应于测试开始信号、第一命令标记至第三命令标记来选择和输出第一设置编码至第四设置编码中的一个作为选择编码；
编码比较器，适用于将选择编码与测试编码进行比较以产生比较信号；
脉冲分配器，适用于将比较信号的脉冲分为第一脉冲信号、第二脉冲信号和第三脉冲信号，以及适用于顺序地输出第一脉冲信号至第三脉冲信号；以及
标记发生器，适用于响应于第一脉冲信号、第二脉冲信号和第三脉冲信号而产生第一命令标记、第二命令标记和第三命令标记。
25.如权利要求24所述的半导体器件，其中，每当比较信号的脉冲产生时，测试编码被重置。
26.如权利要求24所述的半导体器件，其中，如果测试开始信号被使能，则编码选择器选择和输出第一设置编码作为选择编码，如果第一命令标记被使能，则编码选择器选择和输出第二设置编码作为选择编码，如果第二命令标记被使能，则编码选择器选择和输出第三设置编码作为选择编码，以及如果第三命令标记被使能，则编码选择器选择和输出第四设置编码作为选择编码。
27.如权利要求24所述的半导体器件，其中，如果选择编码等于测试编码，则编码比较器产生比较信号的脉冲。
28.如权利要求24所述的半导体器件，其中，第一命令标记响应于第一脉冲信号的脉冲而被使能，以及响应于第二脉冲信号的脉冲而被禁止。
29.如权利要求22所述的半导体器件，其中，如果存储单元阵列包括至少一个故障存储单元，则测试电路修复存储单元阵列。
30.如权利要求22所述的半导体器件，其中，测试电路包括：
数据输入/输出单元，适用于在第一命令标记被使能的第一操作区段期间接收数据模式和将数据模式写入存储单元阵列中，以及适用于在第二命令标记被使能的第二操作区段期间输出储存在存储单元阵列中的数据作为输出数据；
通过/故障信息发生器，适用于从输出数据提取通过/故障信息，以及适用于输出通过/故障信息；
通过/故障信息储存单元，适用于在第三命令标记被使能的第三操作区段期间储存通过/故障信息；以及
修复单元，适用于根据通过/故障信息来修复存储单元阵列。
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