CN101686051A - 用于测试设定/保持时间的设备和方法 - Google Patents

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Abstract

本发明涉及用于测试设定/保持时间的设备和方法。用于测试设定/保持时间的设备包括：多个数据输入单元，其每个配置成响应于选择信号和设定/保持校准信号来校准输入数据的设定/保持时间；以及芯片外驱动器校准单元，其配置成通过使用多个数据输入单元之一的输入数据输入来产生选择信号和设定/保持校准信号。

Description

用于测试设定/保持时间的设备和方法
相关申请的交叉引用
本申请要求2008年9月24日向韩国知识产权局提交的韩国申请第10-2008-0093532号的优先权，该韩国申请以其整体通过引用结合于此，如充分阐述了一样。
技术领域
本发明涉及测试设备，并且更加具体地涉及用于测试设定/保持时间的设备和方法。
背景技术
半导体集成电路的尤其是半导体存储装置的写入操作期间的一个重要参数是设定/保持时间。这里，只有当设定/保持时间具有适当容限时，要写入的数据才可以根据数据选通信号“DQSB”变成居中。结果，数据可以准确地写入半导体集成电路的存储区域内。
图1是半导体集成电路的传统数据输入设备的示意框图。在图1中，数据输入设备1包括多个数据输入单元DIP_DQ0至DIP_DQ7和芯片外驱动器(off-chip driver)校准单元10。全部所述多个数据输入单元DIP_DQ0至DIP_DQ7的结构都相同。
所述多个数据输入单元DIP_DQ0至DIP_DQ7中的每一个都构造成接收启用信号“ENDINB”、数据信号“DATA<0:7>”以及数据选通信号“DQSB”作为输入。这里，所述多个数据输入单元DIP_DQ0至DIP_DQ7以一对一方式和数据引脚DQ0至DQ7(未示出)连接。
芯片外驱动器校准单元10构造成校准芯片外驱动器(未示出)的输出数据的电平。这里，芯片外驱动器校准单元10接收在多个数据输入单元DIP_DQ0至DIP_DQ7中之一内预先获得(亦即预先提取)的数据，并且接收数据时钟信号“DCLK”作为输入，以输出芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”。芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”用于校准芯片外驱动器(未示出)的输出数据的电平。
图2是图1设备中使用的传统数据输入单元DIP_DQ6的示意框图。在图2中，数据输入单元DIP_DQ6包括输入缓冲器21、预先提取电路单元22以及写入驱动器23。芯片外驱动器校准单元10接收预先提取电路单元22的输出数据作为输入。
当启用信号“ENDINB”被启用时，输入缓冲器21缓冲并输出数据信号“DATA<6>”。预先提取电路单元22将根据数据选通信号“DQSB”预先提取输入缓冲器21的输出数据，亦即预先提取4位，以使输出数据居中，然后输出该输出数据。写入驱动器23驱动预先提取电路单元22的输出数据，将该输出数据写入半导体集成电路的存储区域内。
图3是图1设备中使用的传统芯片外驱动器校准单元的示意框图。在图3中，芯片外驱动器校准单元10包括锁存电路单元11和解码器12。
锁存电路单元11根据数据时钟信号“DCLK”锁存从预先提取电路单元22输出的数据信号“ALGNR0B”、“ALGNF0B”、“ALGNR1B”和“ALGNF1B”，以输出被锁存的数据信号“DIN0B”、“DIN1B”、“DIN2B”和“DIN3B”。解码器12将锁存的数据信号“DIN0B”、“DIN1B”、“DIN2B”和“DIN3B”解码，以输出芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”。
考虑到半导体集成电路的芯片内的电路布置，通过考虑信号负载的建模操作来执行用于将数据写入操作中的设定/保持容限设置到适当水平的模拟操作，亦即执行设定/保持模拟。
然而，数据输入设备1(在图1中)是个问题。例如，数据输入设备1(图1中)的电路配置无法执行判断关于多个数据引脚所选取的设定/保持时间是否适用的测试。虽然半导体集成电路的数据引脚以一对一方式对应于多个数据输入单元DIP_DQ0至DIP_DQ7，但是所述多个数据输入单元DIP_DQ0至DIP_DQ7由于在制造过程期间和操作环境上的差异而具有彼此不同的数据输出特性。
此外，因为数据输入设备1(在图1中)无法分开测试各个数据引脚，所以将无法满足根据设定/保持模拟的设计电路中的设定/保持时间的容限中之一。因此，由于当设定/保持时间的容限不足时要写入存储区域内的数据没有居中，所以需要修正操作，从而导致损失生产时间并增加生产成本。此外，当执行修正操作时，由于应当执行其它数据校准模拟和设定/保持模拟，所以额外模拟造成了额外时间与成本。
发明内容
在此描述了一种能够执行设定/保持时间测试操作的用于测试设定/保持时间的设备和方法。
在一个方面，用于测试设定/保持时间的设备包括：多个数据输入单元，其每个配置成响应于选择信号和设定/保持校准信号来校准输入数据的设定/保持时间；以及芯片外驱动器校准单元，其配置成通过使用所述多个数据输入单元之一的输入数据输入来产生选择信号和设定/保持校准信号。
在另一个方面，用于测试设定/保持时间的设备包括：多个数据输入单元，其配置成当输入到多个数据输入单元的选择信号被启用时，响应于设定/保持校准信号来校准输入到多个数据输入单元的数据设定/保持时间；以及芯片外驱动器校准单元，其配置成当测试模式信号处在禁用状态下时，通过使用输入到多个数据输入单元之一的数据，产生用于校准芯片外驱动器的输出数据电平的芯片外驱动器校准信号，并且配置成当测试模式信号处在启用状态下时，通过使用输入到多个数据输入单元之一的数据，产生选择信号和设定/保持校准信号。
在另一个方面，用于测试设定/保持时间的方法包括：当测试模式处在禁用状态下时，根据第一输入数据校准芯片外驱动器的输出数据电平；以及当测试模式处在启用状态下时，根据第二输入数据校准多个数据输入单元当中的选择的数据输入单元的设定/保持时间。
在另一个方面，用于测试设定/保持时间的方法包括：当测试模式处在禁用状态下时，对通过第一信号路径输入至芯片外驱动器校准单元的输入端的数据进行解码以输出第一解码信号；以及根据第一解码信号校准芯片外驱动器的输出数据电平，其中当测试模式处在启用状态下时，芯片外驱动器校准单元对通过第二信号路径输入至输入端的数据进行解码以输出第二解码信号，并且根据第二解码信号校准从多个数据输入单元当中选择的数据输入单元的设定/保持时间。
在另一个方面，用于测试设定/保持时间的设备包括：输入缓冲器，其配置成接收输入数据；设定/保持校准单元，其配置成通过将输入缓冲器的输出信号延迟多达对应于根据选择信号启用的设定/保持校准信号的延迟时间，来校准输入数据的设定/保持时间；预先提取电路单元，其配置成预先提取设定/保持校准单元的输出信号来输出预先提取的数据；第一锁存电路单元，其配置成锁存预先提取的数据以输出被锁存的数据；以及多个解码器，其每个配置成对被锁存的数据进行解码，以输出芯片外驱动器校准信号、选择信号以及设定/保持校准信号之一。
在另一个方面，半导体存储设备包括：多个数据输入单元，其配置成响应于选择信号和设定/保持校准信号来校准输入数据的设定/保持时间；以及芯片外驱动器校准单元，其配置成通过使用多个数据输入单元之一的输入数据输入来产生选择信号和设定/保持校准信号，其中根据输入数据的设定/保持时间将存储数据写入到存储区域内。
下面在“具体实施方式”部分中描述这些以及其它特征、方面和实施例。
附图说明
结合附图来描述特征、方面与实施例，其中：
图1是半导体集成电路的传统数据输入设备的示意框图；
图2是图1设备中使用的传统数据输入单元DIP_DQ6的示意框图；
图3是图1设备中使用的传统芯片外驱动器校准单元的示意框图；
图4是根据一个具体实施例的用于测试设定/保持时间的示例性设备的示意框图；
图5是根据一个实施例的能够在图4设备中实施的示例性数据输入单元DIP_DQ6的示意框图；
图6是根据一个实施例的能够在图5单元中实施的示例性控制电路单元的示意电路图；
图7是根据一个实施例的能够在图5单元中实施的示例性校准电路单元的示意电路图；以及
图8是根据一个实施例的能够在图4设备中实施的示例性芯片外驱动器校准单元的示意框图。
具体实施方式
图4是根据一个实施例的用于测试设定/保持时间的示例性设备100的示意框图。
在图4中，用于测试设定/保持时间的设备100可以配置成包括多个数据输入单元DIP_DQ0至DIP_DQ7以及芯片外驱动器校准单元200。这里，设备100可以通过使用芯片外驱动器校准单元200校准芯片外驱动器的输出数据电平，选择性地测试多个数据输入单元DIP_DQ0至DIP_DQ7的设定/保持时间。
在图4中，多个数据输入单元DIP_DQ0至DIP_DQ7接收设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”、选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”、数据选通信号“DQSB”、启用信号“ENDINB”以及测试模式信号“TM_PINTDSH”作为输入。多个数据输入单元DIP_DQ0至DIP_DQ7可以配置成校准并输出数据信号“DATA<0:7>”的设定/保持时间，其可以在选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”被启用时，响应于设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”而被输入。
多个数据输入单元DIP_DQ0至DIP_DQ7可以配置成一对一地对应于数据引脚DQ0至DQ7(未示出)。多个数据输入单元DIP_DQ0至DIP_DQ7可以配置成使得在布局上具有基本上类似特性的相邻数据输入单元，亦即DIP_DQ6和DIP_DQ7、DIP_DQ0和DIP_DQ1、DIP_DQ2和DIP_DQ3以及DIP_DQ4和DIP_DQ5，可以分别共同接收选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”，以执行操作相关性。例如，多个数据输入单元DIP_DQ0至DIP_DQ7中的每一个都可以配置成基本上相同。
在图4中，芯片外驱动器校准单元200可以接收预先提取的数据信号“PFD”，其可以在多个数据输入单元DIP_DQ0至DIP_DQ7之一内预先提取。例如，芯片外校准单元200可以接收来自数据输入单元DIP_DQ6的预先提取数据信号“PDF”、测试模式信号“TM_PINTDSH”和数据时钟信号“DCLK”作为输入，并且可以输出芯片外校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”来校准芯片外驱动器输出数据、选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”以及设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”的电平。
芯片外驱动器校准单元200可以配置成使得当测试模式信号“TM_PINTDSH”处在禁用状态下时，通过使用预先提取的数据信号“PFD”来产生芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”。此外，当测试模式信号“TM_PINTDSH”处在禁用状态下时，通过使用预先提取的数据信号“PFD”，芯片外驱动器校准单元200可以产生选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”，并且接收设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”。
图5是根据一个实施例的可以在图4设备中实施的示例性数据输入单元DIP_DQ6的示意框图。在图5中，数据输入单元DIP_DQ6可以配置成包括输入缓冲器310、数据输入控制单元320、设定/保持校准单元330、预先提取电路单元340以及写入驱动器350。
当数据输入控制单元320的输出信号处在启用电平、亦即逻辑高电平时，输入缓冲器310可以接收数据信号“DATA<6>”作为输入。
当启用信号“ENDINB”或测试模式信号“TM_PINTDSH”被启用时，数据输入控制单元320可以输出高电平信号给输入缓冲器310。例如，数据输入控制单元320可以包括第一和第二反相器IV1和IV2以及NOR门NR1。
此外，设定/保持校准单元330可以包括控制电路单元331和校准电路单元332。
图6是根据一个实施例的可以在图5单元中实施的示例性控制电路单元的示意电路图。在图6中，控制电路单元331可以包括多个NAND门ND1至ND4以及多个反相器IV3至IV6。控制电路单元331可以对选择信号“TM_DQ67”以及设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”执行逻辑“与”运算，并且可以分别输出运算结果至校准电路单元332。例如，当选择信号“TM_DQ67”被启用至逻辑高电平时，控制电路单元331可以输出设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”，每个信号都具有它们自己的逻辑值。此外，当选择信号“TM_DQ67”被禁用至逻辑低电平时，控制电路单元331可以输出设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”，每个信号都具有逻辑低电平。当测试模式信号“TM_PINTDSH”处在启用状态下时，校准电路单元332可以将输入缓冲器310的输出信号“BUFF_OUT”延迟一定的延迟时间，其可以根据通过控制电路单元331输出的设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”来校准，然后可以将输出信号“BUFF_OUTD”输出。
在图5中，预先提取电路单元340可以通过使用数据选通信号“DQSB”来预先提取例如多达4位的设定/保持校准单元330的输出信号“BUFF_OUTD”，然后可以输出预先提取的数据信号“PFD”。
此外，写入驱动器350(在图5中)可以驱动预先提取的数据信号“PFD”，然后可以将预先提取的数据写入半导体集成电路的存储区域内。
图7是根据一个实施例的可以在图5单元中实施的示例性校准电路单元的示意电路图。在图7中，校准电路单元332可以配置成包括多个单元延迟UD1至UD5、多个通道门PG11至PG19、多个NAND门ND11至ND14、NOR门NR11和多个反相器IV11至IV16。
校准电路单元332可以配置成使得在多个单元延迟UD1至UD5之间，输入缓冲器310的输出信号“BUFF_OUT”所通过的单元延迟的数目可以根据设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”而改变。例如，当测试模式信号“TM_PINTDSH”处在禁用状态下时，输入信号所通过的单元延迟的数目可以为3，亦即单元延迟UD1至UD3，并且单元延迟UD1至UD3可以被称为初始设定单元延迟。因此，设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”可以分别被指定为关于初始设定单元延迟UD1至UD3的1阶递减、2阶递减、1阶递增和2阶递增。
因此，当设定/保持校准信号“TM_MINUS2”被启用时，在多个单元延迟UD1至UD5之间，输入信号所通过的单元延迟只有单元延迟UD1，亦即比初始设定单元延迟UD1至UD3还少2阶。以类似的方式，当各个设定/保持校准信号“TM_MINUS1”、“TM_PLUS1”和“TM_PLUS2”被启用时，输入信号所通过的单元延迟分别为2个单元延迟UD1和UD2、4个单元延迟UD1至UD4以及5个单元延迟UD1至UD5。
图8是根据一个实施例的可以在图4设备中实施的示例性芯片外驱动器校准单元的示意框图。在图8中，芯片外驱动器校准单元200可以配置成包括第一锁存电路单元210、切换单元220、第二锁存电路单元230、第三锁存电路单元240、第一解码器250、第二解码器260以及第三解码器270。
第一锁存电路单元210可以包括多个锁存器LT1，其可以根据数据时钟信号“DCLK”锁存预先提取的数据信号“PFD”，这可以包括信号“ALGNR0B”、“ALGNF0B”、“ALGNR1B”和“ALGNF1B”之一。
切换单元220可以包括多个通道门PG21至PG28以及反相器IV21。当测试模式信号“TM_PINTDSH”被禁用时，可以接通第一通道门组PG21、PG23、PG25和PG27，并且切换单元220可以因此将第一锁存电路单元210的输出信号传输至第二锁存电路单元230。当测试模式信号“TM_PINTDSH”被启用时，可以接通第二通道门组PG22、PG24、PG26和PG28，并且切换单元220可以因此将第一锁存电路单元210的输出信号传输至第三锁存电路单元240。
第二锁存电路单元230可以利用多个锁存器LT2锁存第一通道门组PG21、PG23、PG25和PG27的输出信号，以将第一通道门组PG21、PG23、PG25和PG27的输出信号输出至第一解码器250。
第三锁存电路单元240可以使用多个锁存器LT3锁存第二通道门组PG22、PG24、PG26和PG28的输出信号。这里，第三锁存电路单元240可以锁存信号“TM_DQSELECT0”、“TM_DQSELECT1”、“TM_DELCNTRL0”和“TM_DELCNTRL1”，并且将锁存的信号的第一部分，亦即“TM_DQSELECT0”和“TM_DQSELECT1”，输出至第二解码器260，并且可以将锁存的信号的第二剩余部分，亦即“TM_DELCNTRL0”和“TM_DELCNTRL1”，输出至第三解码器270。锁存的信号“TM_DQSELECT0”和“TM_DQSELECT1”可以是选择信息编码信号，其具有编码的信息，以便在多个数据输入单元DIP_DQ0至DIP_DQ7之间选择要在设定/保持时间上测试的数据输入单元。锁存信号“TM_DELCNTRL0”和“TM_DELCNTRL1”可以是设定/保持校准量编码信号，其具有编码的信息，以便确定校准电路单元332(在图7中)的设定/保持校准量，亦即在多个单元延迟UD1至UD5之间输入信号所通过的单元延迟的数目。
第一解码器250可以将第二锁存电路单元230的输出信号“DIN0B”、“DIN1B”、“DIN2B”和“DIN3B”解码，以输出芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”。
第二解码器260可以将选择信息编码信号“TM_DQSELECT0”和“TM_DQSELECT1”解码，以输出选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”。例如，第二解码器260可以配置成使得当选择信息编码信号“TM_DQSELECT0”和“TM_DQSELECT1”的逻辑电平分别为-00--、--01--、--10--和-11--时，以“TM_DQ01”、“TM_DQ23”、“TM_DQ45”和“TM_DQ67”的顺序启用选择信号。这里，选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”可以被指定以分别对数据输入单元DIP_DQ6和DIP_DQ7、数据输入单元DIP_DQ0和DIP_DQ1、数据输入单元DIP_DQ2和DIP_DQ3以及数据输入单元DIP_DQ4和DIP_DQ5进行选择并执行设定/保持时间测试操作。
第三解码器270可以对设定/保持校准量编码信号“TM_DELCNTRL0”和“TM_DELCNTRL1”解码，以输出设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”。例如，第三解码器270可以配置成当设定/保持校准量编码信号“TM_DELCNTRL0”和“TM_DELCNTRL1”分别为--00--、--01--、--10--和-11--时，以“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”的顺序启用设定/保持校准信号。
因此，为了防止当其中选择信息和延迟时间校准信息被编码的预先提取的数据信号“PFD”被重新输入以执行设定/保持时间测试操作时，芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”的先前值被改变，可以使用切换单元220来改变信号路径。此外，可以通过使用第二锁存电路单元230来存储芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”的先前值。
现在参考图4至图8来描述用于测试设定/保持时间的的示例性方法。
首先，在按顺序执行半导体集成电路的加电操作之后，当预先提取的数据信号“ALGNR0B”、“ALGNF0B”、“ALGNR1B”和“ALGNF1B”(这些信号可以根据控制半导体集成电路的芯片组的指令信号被输入并预先提取在多个数据输入单元DIP_DQ0至DIP_DQ7之一内，亦即数据输入单元DIP_DQ6内)穿过第一锁存电路单元210、切换单元220、第二锁存电路单元230以及第一解码器250并且被解码时，可以产生芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”。因此，由于测试模式信号“TM_PINTDSH”处在禁用状态下，所以切换单元220可以将第一锁存电路单元210的输出信号传输至第二锁存电路单元230。这样，通过使用第二锁存电路单元230，芯片外驱动器校准信号“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”可以维持在之前产生时的值。
下一步，当处在测试模式下，为了选择数据输入单元DIP_DQ0和DIP_DQ1并且执行将设定/保持校准量校准为2阶递减的设定/保持时间测试操作，锁存信号“TM_DQSELECT0”、“TM_DQSELECT1”、“TM_DELCNTRL0”和“TM_DELCNTRL1”的逻辑值可以锁存在第三锁存电路单元240内，并且应当为--0001--。因此，虽然测试模式信号“TM_PINTDSH”处在启用状态下，但是可以通过数据输入单元DIP_DQ6按顺序输入逻辑值为--0001--的数据。
虽然在测试模式下时启用信号“ENDINB”被禁用至逻辑高电平，但是通过在启用状态下使用测试模式信号“TM_PINTDSH”，输入缓冲器310(在图5中)可以接收并输出数据。
然后，校准电路单元332(在图7中)可以将输入缓冲器310的输出信号“BUFF_OUT”延迟多达初始设定单元延迟UD1至UD3，然后可以输出延迟的输出信号“BUFF_OUT”。下一步，预先提取电路单元340(在图5中)可以预先提取设定/保持校准单元330的输出信号“BUFF_OUTD”，以输出预先提取的数据信号“ALGNR0B”、“ALGNF0B”、“ALGNR1B”和“ALGNF1B”。
在芯片外驱动器校准单元200(在图8中)中，当预先提取的数据信号“ALGNR0B”、“ALGNF0B”、“ALGNR1B”和“ALGNF1B”穿过第一锁存电路单元210、切换单元220、第三锁存电路单元240、第二解码器260以及第三解码器270并且然后被解码时，可以产生选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”以及设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”。
由于预先提取的数据信号“ALGNR0B”、“ALGNF0B”、“ALGNR1B”和“ALGNF1B”的逻辑值为-0001--，所以可以在选择信号“TM_DQ67”、“TM_DQ01”、“TM_DQ23”和“TM_DQ45”当中启用选择信号“TM_DQ01”，并且可以在设定/保持校准信号“TM_MINUS1”、“TM_MINUS2”、“TM_PLUS1”和“TM_PLUS2”当中启用设定/保持校准信号“TM_MINUS2”。
根据启用的选择信号“TM_DQ01”和启用的设定/保持校准信号“TM_MINUS2”，输入数据可以延迟多达与数据输入单元DIP_DQ0和DIP_DQ1的设定/保持校准单元330中的单元延迟UD1相对应的时间，然后可以通过预先提取电路单元340和写入驱动器350输出。因此，可以借助于输出数据检测输入数据的设定/保持容限是否足够。
以类似的方式，可以按顺序选择多个数据输入单元DIP_DQ0至DIP_DQ7中的一些，并且可以校准每个数据输入单元的设定/保持时间，由此执行设定/保持时间测试操作。
虽然上面已描述了某些实施例，但是将会理解的是，所描述的实施例仅仅是作为例子。因此，在此描述的装置与方法应当不基于所描述的实施例而受到限制。更确切地，在此描述的装置与方法应当仅根据与上面的描述和附图相结合的权利要求而受到限制。

Claims (22)

1.一种用于测试设定/保持时间的设备，包括：
多个数据输入单元，其每个配置成响应于选择信号和设定/保持校准信号来校准输入数据的设定/保持时间；以及
芯片外驱动器校准单元，其配置成通过使用所述输入数据响应于测试模式信号来产生所述选择信号和所述设定/保持校准信号。
2.如权利要求1所述的用于测试设定/保持时间的设备，其中所述多个数据输入单元中的每一个包括：
输入缓冲器，其配置成接收所述输入数据；
设定/保持校准单元，其配置成通过将所述输入缓冲器的输出信号延迟多达对应于根据所述选择信号启用的所述设定/保持校准信号的延迟时间，来校准所述输入数据的设定/保持时间；以及
预先提取电路单元，其配置成预先提取所述设定/保持校准单元的输出信号以输出预先提取的数据。
3.如权利要求2所述的用于测试设定/保持时间的设备，其中，所述设定/保持校准单元配置成包括多个单元延迟。
4.如权利要求3所述的用于测试设定/保持时间的设备，其中，在所述多个单元延迟当中，所述输入缓冲器的输出信号所通过的单元延迟的数目根据所述设定/保持校准信号而改变。
5.如权利要求4所述的用于测试设定/保持时间的设备，其中，所述设定/保持校准信号包括多个信号位。
6.如权利要求5所述的用于测试设定/保持时间的设备，其中，所述设定/保持校准控制单元配置成分别对所述选择信号和所述多个信号位执行逻辑“与”运算以输出运算结果。
7.如权利要求2所述的用于测试设定/保持时间的设备，其中，所述芯片外驱动器校准单元包括：
第一锁存电路单元，其配置成锁存预先提取的所数据以输出被锁存的数据；
第一解码器，其配置成对被锁存的所述数据进行解码，以输出用于校准芯片外驱动器的输出数据电平的芯片外驱动器校准信号；
第二解码器，其配置成对被锁存的所述数据进行解码以输出所述选择信号；以及
第三解码器，其配置成对被锁存的所述数据进行解码以输出所述设定/保持校准信号。
8.如权利要求1所述的用于测试设定/保持时间的设备，其中，所述芯片外驱动器校准单元配置成：
当所述测试模式信号处在禁用状态下时，通过使用所述输入数据来产生用于校准芯片外驱动器的输出数据电平的芯片外驱动器校准信号，并且当所述测试模式信号处在启用状态下时，通过使用所述输入数据来产生所述选择信号和所述设定/保持校准信号。
9.一种用于测试设定/保持时间的方法，包括：
当测试模式处在禁用状态下时，根据第一输入数据校准芯片外驱动器的输出数据电平；以及
当测试模式处在启用状态下时，根据第二输入数据校准多个数据输入单元当中的选择的数据输入单元的设定/保持时间。
10.如权利要求9所述的用于测试设定/保持时间的方法，其中，校准所述输出数据电平包括：
存储所述第一输入数据，使得所述第一输入数据的数据值维持在它们的先前值，而不管是否提供所述第二输入数据。
11.如权利要求10所述的用于测试设定/保持时间的方法，其中，所述第二输入数据配置成以下数据：在所述数据中，对用于指定所述多个数据输入单元当中哪些所述多个数据输入单元要被选择的选择信息和用于指定被选择的数据输入单元的设定/保持时间校准量的设定/保持校准信息进行编码。
12.如权利要求10所述的用于测试设定/保持时间的方法，其中，所述设定/保持时间校准配置成根据所述设定/保持时间校准信息，通过对根据所述选择信息选择的数据输入单元的数据延迟时间进行增加和减少中的一种而获得。
13.一种用于测试设定/保持时间的方法，包括：
当测试模式处在禁用状态下时，对通过第一信号路径输入至芯片外驱动器校准单元的输入端的数据进行解码以输出第一解码信号；以及
根据所述第一解码信号校准芯片外驱动器的输出数据电平，
其中，当所述测试模式信号处在启用状态下时，所述芯片外驱动器校准单元对通过第二信号路径输入至输入端的数据进行解码以输出第二解码信号，并且根据所述第二解码信号校准从多个数据输入单元当中选择的数据输入单元的设定/保持时间。
14.如权利要求13所述的用于测试设定/保持时间的方法，其中，所述解码与校准包括：
当所述测试模式信号处在禁用状态下时，存储输入至所述输入端的数据。
15.如权利要求14所述的用于测试设定/保持时间的方法，其中，输入至所述输入端的数据配置成在所述多个数据输入单元之一中预先提取的数据。
16.如权利要求14所述的用于测试设定/保持时间的方法，其中，当所述测试模式处在启用状态下时，输入至所述输入端的数据配置成以下数据：在所述数据中，对用于指定所述多个数据输入单元当中的要被选择的数据输入单元的选择信息和用于指定被选择的数据输入单元的设定/保持时间校准量的设定/保持校准信息进行编码。
17.如权利要求16所述的用于测试设定/保持时间的方法，其中，根据所述设定/保持时间校准信息，通过对根据所述选择信息选择的数据输入单元的数据延迟时间进行增加和减少中的一种而获得所述设定/保持时间校准。
18.一种用于测试设定/保持时间的设备，包括：
输入缓冲器，其配置成接收输入数据；
设定/保持校准单元，其配置成通过将所述输入缓冲器的输出信号延迟多达对应于根据所述选择信号启用的设定/保持校准信号的延迟时间，来校准所述输入数据的设定/保持时间；
预先提取电路单元，其配置成预先提取所述设定/保持校准单元的输出信号以输出预先提取的数据；
第一锁存电路单元，其配置成锁存预先提取的所述数据以输出被锁存的数据；以及
多个解码器，其每个配置成对被锁存的所述数据进行解码，以输出芯片外驱动器校准信号、所述选择信号以及所述设定/保持校准信号之一。
19.如权利要求18所述的用于测试设定/保持时间的设备，其中，所述设定/保持校准单元包括多个单元延迟，并且所述输入缓冲器的输出信号所通过的所述多个单元延迟的数目根据所述设定/保持校准信号而改变。
20.如权利要求18所述的用于测试设定/保持时间的设备，其中，所述设定/保持校准控制单元对所述选择信号和所述设定/保持校准信号的多个信号位执行逻辑“与”运算，以输出运算结果。
21.一种半导体存储设备，包括：
多个数据输入单元，其响应于选择信号和设定/保持校准信号来校准输入数据的设定/保持时间；以及
芯片外驱动器校准单元，其配置成通过使用所述多个数据输入单元之一的输入数据输入来产生所述选择信号和所述设定/保持校准信号，
其中，根据所述输入数据的设定/保持时间将存储数据写入到存储区域中。
22.如权利要求21所述的半导体存储设备，其中，所述芯片外驱动器校准单元包括：
锁存电路单元，其锁存预先提取的数据以输出被锁存的数据；以及
多个解码器，其每个配置成对被锁存的所述数据进行解码，以输出所述选择信号和所述设定/保持校准信号之一。
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