KR100567908B1

KR100567908B1 - 반도체 소자의 보정 회로 및 그 구동 방법

Info

Publication number: KR100567908B1
Application number: KR1020040117050A
Authority: KR
Inventors: 남영준
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-30
Filing date: 2004-12-30
Publication date: 2006-04-05
Also published as: CN100541646C; US20060149490A1; JP5073193B2; TWI264760B; TW200623223A; US20080181045A1; US7369455B2; CN1797604A; JP2006190442A; US7742359B2

Abstract

본 발명은 반도체 소자의 보정 회로 및 그 구동 방법에 관한 것으로, 외부에서 데이터를 입력하지 않고 집적 회로 내부에서 데이터 패턴을 생성하는 PRBS 발생기, 데이터 입력 버퍼의 출력 신호를 스트로브하여 래치시키는 데이터 래치의 출력 신호를 비교하여 데이터와 스트로브의 연동 동작이 패스인지 페일인지 확인하는 PRBS 검사기, 및 PRBS 검사기의 출력 신호를 입력하여 정해진 단위만큼 지연 시간을 조절하는 보정부를 이용함으로써 공정, 전압 또는 온도 변화등을 패키지 어셈블리 이후에도 자유로이 보정할 수 있도록 함으로써 시스템의 고주파 동작에 필요한 셋업/홀드 값을 보장할 수 있으며, 이들 값 보정을 위한 제품 제조 보정에 필요한 경비 및 시간을 줄일 수 있는 반도체 소자의 보정 회로 및 그 구동 방법이 제시된다.

보정 회로, PRBS 발생기, PRBS 검사기, 보정부, 쉬프트 신호

Description

반도체 소자의 보정 회로 및 그 구동 방법{Calibration circuit for semiconductor memory device and method of operating the same}

도 1은 본 발명에 따른 반도체 소자의 보정 회로의 일 실시 예에 따른 구성도.

도 2는 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 데이터 입력 버퍼의 일 실시 예에 따른 회로도.

도 3은 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 데이터 래치의 일 실시 예에 따른 회로도.

도 4는 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 PRBS 발생기의 일 실시 예에 따른 회로도.

도 5는 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 PRBS 검사기의 일 실시 예에 따른 회로도.

도 6은 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 보정부의 일 실시 예에 따른 구성도.

도 7은 도 6의 펄스 발생기의 일 실시 예에 따른 회로도.

도 8는 도 6의 쉬프트부의 일 실시 예에 따른 회로도.

도 9는 도 8의 쉬프터의 일 실시 예에 따른 회로도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 데이터 입력 버퍼 200 : 데이터 스트로브 버퍼

300 : 데이터 래치 400 : 쓰기 드라이버

500 : 메모리 셀 600 : PRBS 발생기

700 : PRBS 검사기 800 : 보정부

본 발명은 반도체 소자의 보정 회로 및 그 구동 방법에 관한 것으로, 특히 셋업/홀드 값이 동작 주파수 조건에 맞지 않을 경우 데이터를 내부에서 입력하고, 데이터와 스트로브의 연동이 패스 또는 페일인지를 검사한 후 그 결과에 따라 지연 시간을 순차적으로 조절함으로써 공정, 전압 또는 온도 변화에 무관하게 셋업/홀드 값을 확보할 수 있도록 하는 반도체 소자의 보정 회로 및 그 구동 방법에 관한 것이다.

반도체 소자의 제조 공정에서 웨이퍼상에 소자의 제조가 완료된 후 공정 변 화 또는 소자 변화에 따른 제품의 동작 마진 및 내부 동작 전원을 조절하기 위해 퓨즈 옵션을 이용한 튜닝 작업을 실시하고, 패키지 어셈블리(package assembly)화 하여 메모리 단품을 완성하게 된다. 그런데, 실제 메모리가 운용되는 동작 주파수를 패키지 어셈블리 이전에는 재현하기 어렵기 때문에 패키지 어셈블리 이후 실제 메모리가 운용되는 주파수로 테스트하여 일명 패키지 캐릭터(package character)라고 하는 메모리 단품이 갖는 외부와의 인터페이스 채널인 데이터, 명령, 어드레스 핀의 인터페이스에 필요한 셋업/홀드(setup/hold) 값을 확보하게 된다. 셋업/홀드 값은 데이터 버스 라인을 통하여 데이터 또는 정보를 전송하는 집적 회로에서 고속 동작을 보장하기 위해 확보해야 할 필수 조건이다. 그러나, 공정, 소자등에 변화가 발생하여 동작 주파수 조건에서 셋업/홀드 값이 적당한지 판단하고 필요한 튜닝 정도를 판단하기 위해서는 딜레이 옵션을 조절하여 데이터의 출력 시간을 조절하고, 패키지 어셈블리 이후 주파수 테스트를 실시하여 그에 따라 회로를 보정해야 하므로 상당한 시간과 경비가 소요되는 단점이 있었다.

본 발명의 목적은 셋업/홀드 값이 동작 주파수 조건에 맞지 않을 경우 데이터를 외부에서 입력하지 않고 내부에서 입력하도록 함으로써 보정 시간을 줄일 수 있는 반도체 소자의 보정 회로 및 그 구동 방법을 제공하는데 있다.

본 발명의 다른 목적은 셋업/홀드 값이 동작 주파수 조건에 맞지 않을 경우 데이터를 내부에서 입력하고, 데이터와 스트로브의 연동이 패스 또는 페일인지를 검사한 후 그 결과에 따라 단위만큼 지연 값을 순차적으로 조절함으로써 공정, 전압 또는 온도 변화에 무관하게 셋업/홀드 값을 확보할 수 있도록 하는 반도체 소자의 보정 회로 및 그 구동 방법을 제공하는데 있다.

본 발명의 일 실시 예에 따른 반도체 소자의 보정 회로는 입력 데이터의 출력 시간을 조절하기 위한 데이터 입력 버퍼; 상기 데이터 입력 버퍼로부터 출력된 데이터를 데이터 스트로브에 따라 래치하여 출력하기 위한 데이터 래치; 인에이블 신호에 따라 초기 설정값을 로딩한 후 클럭 신호에 따라 로딩된 설정값을 쉬프트시켜 생성된 데이터를 상기 데이터 입력 버퍼에 입력시키기 위한 데이터 발생기; 상기 인에이블 신호에 따라 초기 설정값을 로딩한 후 상기 클럭 신호에 따라 로딩된 설정값을 쉬프트시켜 생성된 데이터를 상기 데이터 래치의 출력 데이터와 비교하여 그 결과에 따라 소정의 플래그 신호를 발생시키기 위한 데이터 검사기; 및 상기 플래그 신호 및 리셋 신호에 따라 소정의 펄스를 발생시키고, 상기 펄스에 따라 다수의 쉬프트 신호를 생성하여 상기 데이터 입력 버퍼의 데이터 출력 시간을 조절하기 위한 보정부를 포함한다.

상기 데이터 입력 버퍼는 상기 입력 데이터를 기준 전압과 비교하기 위한 비교기; 및 상기 다수의 쉬프트 신호에 따라 상기 비교기의 출력 신호의 지연 경로를 조절하기 위한 지연부를 포함한다.

상기 지연부는 상기 비교기의 출력 신호를 지연시키기 위한 다수의 지연 수 단; 및 상기 다수의 지연 수단의 출력 단자에 각각 접속되며, 상기 다수의 쉬프트 신호에 따라 각각에 따라 구동되어 지연 경로를 설정하기 위한 다수의 스위칭 수단을 포함한다.

상기 데이터 래치는 상기 데이터 스트로브에 따라 상기 데이터 입력 버퍼의 출력 데이터를 비교하여 소정의 신호를 출력하기 위한 비교기; 및 상기 비교기의 출력 신호를 래치하여 소정의 신호를 출력하기 위한 래치를 포함한다.

상기 데이터 발생기는 초기값을 설정하기 위한 설정부; 상기 인에이블 신호에 따라 초기 설정값을 로딩한 후 상기 클럭 신호에 따라 로딩된 설정값을 쉬프트시켜 생성된 데이터를 상기 데이터 입력 버퍼에 입력시키기 위한 다수의 리니어 피드백 쉬프트 레지스터; 상기 마지막 리니어 피드백 쉬프트 레지스터의 출력을 논리 조합하여 상기 첫번째 리니어 피드백 쉬프트 레지스터에 입력시키기 위한 논리부를 포함한다.

상기 리니어 쉬프트 레지스터는 상기 인에이블 신호에 따라 상기 설정부의 초기값을 로딩하고, 이전단의 리니어 쉬프트 레지스터의 출력값과 가산하기 위한 가산기; 및 상기 클럭 신호에 따라 상기 가산기의 출력 신호를 출력하기 위한 플립플롭을 포함한다.

상기 논리부는 상기 마지막 리니어 쉬프트 레지스터의 상기 가산기의 출력 신호 및 상기 플립플롭의 출력 신호를 입력하는 익스클루시브 OR 게이트를 포함한다.

상기 데이터 검사기는 초기값을 설정하기 위한 설정부; 상기 인에이블 신호 에 따라 초기 설정값을 로딩한 후 상기 클럭 신호에 따라 로딩된 설정값을 쉬프트시키기 위한 다수의 리니어 피드백 쉬프트 레지스터; 상기 마지막 리니어 피드백 쉬프트 레지스터의 출력을 논리 조합하여 상기 첫번째 리니어 피드백 쉬프트 레지스터에 입력시키기 위한 제 1 논리부; 및 상기 제 1 논리부의 출력 신호 및 상기 데이터 래치의 출력 신호를 논리 조합하고 상기 클럭 신호에 따라 상기 플래그 신호를 출력하기 위한 제 2 논리부를 포함한다.

상기 제 1 논리부는 상기 마지막 리니어 쉬프트 레지스터의 상기 가산기의 출력 신호 및 상기 플립플롭의 출력 신호를 입력하는 익스클루시브 OR 게이트를 포함한다.

상기 제 2 논리부는 상기 제 1 논리부의 출력 신호 및 상기 데이터 래치의 출력 신호를 입력하여 논리 조합하기 위한 익스클루시브 OR 게이트; 및 상기 클럭 신호에 따라 상기 익스클루시브 OR 게이트의 출력 신호를 출력하여 상기 플래그 신호를 생성하기 위한 플립플롭을 포함한다.

상기 보정부는 리셋 신호 및 상기 플래그 신호에 따라 리셋 펄스 및 플래그 펄스를 발생시키기 위한 펄스 발생기; 및 상기 리셋 펄스 및 플래그 펄스에 따라 순차적으로 천이하는 다수의 쉬프트 신호를 발생시키기 위한 쉬프트부를 포함한다.

상기 펄스 발생기는 상기 리셋 신호를 반전 및 지연시키기 위한 제 1 반전 지연부; 상기 리셋 신호 및 상기 제 1 반전 지연부의 출력 신호를 입력하여 상기 리셋 펄스를 발생시키기 위한 제 1 NAND 게이트; 상기 플래그 신호를 반전 및 지연시키기 위한 제 2 반전 지연부; 및 상기 플래그 신호 및 상기 제 2 반전 지연부의 출력 신호를 입력하여 상기 플래그 펄스를 발생시키기 위한 제 2 NAND 게이트를 포함한다.

상기 쉬프트부는 다수의 쉬프터를 포함하며, 초기 상태에서 상기 쉬프터를 통하지 않은 상기 쉬프트 신호가 출력되고, 상기 리셋 펄스 및 상기 플래그 펄스가 인에이블될 때마다 상기 다수의 쉬프터가 순차적으로 구동되어 다수의 쉬프트 신호가 신호가 순차적으로 출력된다.

상기 쉬프터는 상기 플래그 펄스에 따라 입력 신호를 전달하기 위한 제 1 전달 게이트; 상기 제 1 전달 게이트를 통해 전달된 신호를 래치하기 위한 래치; 상기 플래그 펄스에 따라 상기 제 1 전달 게이트와 교대로 동작되어 상기 래치의 출력 신호를 전달하기 위한 제 2 전달 게이트; 및 상기 리셋 신호와 상기 제 2 전달 게이트를 통해 전달된 신호를 입력하기 위한 NAND 게이트를 포함한다.

또한, 본 발명의 다른 실시 예에 따른 반도체 소자의 보정 회로는 입력 데이터의 출력 시간을 조절하여 출력하기 위한 데이터 입력 버퍼; 상기 데이터 입력 버퍼로부터 출력된 데이터를 데이터 스트로브에 따라 래치하여 출력하기 위한 데이터 래치; 인에이블 신호에 따라 데이터를 생성하여 상기 데이터 입력 버퍼에 입력시키 기 위한 데이터 발생기; 상기 인에이블 신호에 따라 데이터를 생성하고, 상기 생성된 데이터와 상기 데이터 래치의 출력 데이터를 비교하여 상기 데이터와 스트로브의 연동 동작을 검사하는 데이터 검사기; 및 상기 데이터 검사기의 출력 신호에 따라 다수의 쉬프트 신호를 발생시키고, 상기 쉬프트 신호에 따라 상기 데이터 입력 버퍼의 데이터 출력 시간을 조절하기 위한 보정부를 포함한다.

한편, 본 발명의 실시 예에 따른 반도체 소자의 보정 회로의 구동 방법은 (a) 외부로부터의 입력 데이터와 기준 전압을 데이터 입력 버퍼가 입력한 후 비교하고, 그 결과에 따른 데이터를 초기 지연 경로를 통해 출력하는 단계; (b) 상기 데이터 입력 버퍼의 출력 데이터를 데이터 래치를 이용하여 데이터 스트로브에 따라 래치하여 출력하는 단계; (c) 상기 데이터 래치의 출력 데이터를 메모리 셀에 저장하여 세업/홀드 값을 측정하는 단계; (d) 상기 셋업/홀드 값이 동작 주파수 조건에 맞지 않을 경우 인에이블 신호에 따라 데이터 발생기 및 데이터 검사기를 구성하는 다수의 리니어 피드백 쉬프트 레지스터에 초기 설정값을 로딩한 후 상기 리니어 피드백 쉬프트 레지스터에 로딩된 값을 클럭 신호에 따라 쉬프트하는 단계; (e) 상기 데이터 발생기의 마지막 리니어 피드백 쉬프트 레지스터의 출력 데이터를 상기 데이터 입력 버퍼의 입력 데이터로 입력시키는 단계; (f) 상기 데이터 발생기로부터의 입력 데이터와 상기 기준 전압을 상기 데이터 입력 버퍼를 이용하여 비교하고, 그 결과에 따른 데이터를 지연 경로를 통해 출력하는 단계; (g) 상기 데이터 입력 버퍼의 출력 데이터를 데이터 래치를 이용하여 데이터 스트로브에 따라 래치 하여 출력하는 단계; (h) 상기 데이터 검사기의 마지막 리니어 피드백 쉬프트 레지스터의 출력 데이터와 상기 데이터 래치의 출력 데이터를 비교하고, 그 결과에 따른 플래그 신호를 상기 클럭 신호에 따라 출력하는 단계; (i) 상기 플래그 신호 및 리셋 신호에 따라 플래그 펄스 및 리셋 펄스를 발생시키는 단계; 및 (j) 상기 플래그 펄스 및 리셋 펄스에 따라 순차적으로 천이하는 다수의 쉬프트 신호를 발생시키고, 상기 쉬프트 신호에 따라 상기 데이터 입력 버퍼의 출력 신호의 지연 시간을 조절하여 셋업/홀드 값을 보정하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.

도 1은 본 발명에 따른 반도체 소자의 보정 회로의 일 실시 예를 설명하기 위한 블럭도이다.

데이터 입력 버퍼(100)는 데이터(DATA)를 입력하여 기준 전압(VREF)과 비교하고, 그 결과에 따른 출력 신호(Din 및 Dinb)가 다수의 쉬프트 신호(shift<0:3>)에 의해 지연 경로가 조절되어 출력되도록 한다. 이때, 데이터(DATA)는 초기에는 외부에서 입력되도록 하고, 이후 데이터 인터페이스(data interface)에 필요한 셋업/홀드 값이 동작 주파수 조건에 맞지 않을 경우에는 회로 내부에서 입력되도록 한다.

데이터 스트로브 버퍼(200)는 데이터 스트로브(WDSQ)를 입력하여 데이터 래치(300)에 입력되도록 한다.

데이터 래치(300)는 데이터 스트로브 버퍼(200)로부터의 신호(WDQSp)에 따라 데이터 입력 버퍼(100)로부터의 신호(Din 및 Dinb)를 래치하여 출력 신호(WDin 및 WDinb)를 출력한다.

쓰기 드라이버(400)는 데이터 래치(300)로부터 출력된 데이터(WDin 및 WDinb)를 데이터 버스를 통해 메모리 셀(500)에 저장한다.

의사 랜덤 비트 시퀀스(Pseudo Random Bit Sequence : 이하, "PRBS"라 함) 발생기(600)는 가산기 및 플립플롭으로 구성된 리니어 피드백 쉬프트 레지스터(Linear Feedback Shift Register: 이하, "LFSR"이라 함)가 다수 포함되어 구성되며, 가산기에 초기값을 로딩한 후 클럭 신호(CLK)에 따라 각 LFSR에 로딩된 값이 쉬프트 라이트하게 하고, 마지막 LFSR의 값이 데이터 입력 버퍼(100)의 데이터(DATA)로서 입력되도록 한다.

PRBS 검사기(700)는 가산기 및 플립플롭으로 구성된 리니어 피드백 쉬프트 레지스터(Linear Feedback Shift Register: 이하, "LFSR"이라 함)가 다수 포함되어 구성되며, 가산기에 초기값을 로딩한 후 클럭 신호(CLK)에 따라 각 LFSR에 로딩된 값이 쉬프트 라이트하게 하고, 마지막 LFSR의 가산기 출력 신호 및 플립플롭 출력 신호를 논리 조합한 신호와 데이터 래치(300)의 출력 신호(WDin)를 비교함으로써 데이터와 스트로브의 연동 동작에 따른 플래그(flag)를 출력한다. 여기서, 플래그(flag)는 두 신호가 동일할 경우 로우 상태로 출력되고, 두 신호가 동일하지 않을 경우 하이 상태로 출력된다.

보정부(800)는 리셋 신호(RESET) 및 PRBS 검사부(700)로부터 출력되는 플래 그 신호(flag)에 따라 소정의 펄스를 생성하고, 생성된 펄스에 따라 쉬프트 신호(shift<0:3>)를 생성한다. 쉬프트 신호(shift<0:3>)에 의해 데이터 입력 버퍼(100)의 출력 신호(Din 및 Dinb)의 지연 경로가 설정된다.

도 2는 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 데이터 입력 버퍼의 일 실시 예에 따른 회로도로서, 기준 전압(VREF)과 입력 데이터(DATA)를 비교하고, 그 결과에 따른 출력 신호(Din 및 Dinb)를 보정부(800)로부터 출력되는 다수의 쉬프트 신호(shift<0:3>)에 의해 지연 경로가 조절되어 출력되도록 한다.

비교기(101)는 인에이블 신호(EN)에 따라 기준 전압(VREF)과 입력 데이터(DATA)를 비교하는데, 기준 전압(VREF)에 비해 입력 데이터(DATA)의 전위가 높으면 출력 단자(Q)는 로우 상태를 유지하며, 기준 전압(VREF)에 비해 입력 데이터(DATA)의 전위가 낮으면 출력 단자(Q)는 하이 상태를 유지한다. 여기서, 데이터(DATA)는 초기에는 외부에서 입력되지만, 이후에는 PRBS 발생기(600)로부터 출력된 데이터가 입력된다. 비교기(101)의 출력 단자(Q)의 전위는 다수의 지연부(102 내지 105)에 의해 지연 시간이 결정된다. 다수의 지연부(102 내지 105) 각각은 예를들어 다수의 인버터를 이용하여 구성된다. 그런데, 다수의 지연부(102 내지 105)를 통한 지연 시간은 다수의 쉬프트 신호(shift<0:3>) 및 인버터(106 내지 109)에 의해 반전된 쉬프트 신호(shift<0:3>)에 따라 각각 구동되는 전달 게이트(109 내지 113)에 의해 결정된다. 예를들어, 쉬프트 신호(shift<1>) 및 인버터(107)에 의한 반전 신호에 의해 전달 게이트(111)가 턴온될 경우 지연부(102 및 103)에 의해 지연 시간이 결 정된다. 한편, 전달 게이트(109 내지 113)에 의해 지연 경로가 결정된 지연부(102 내지 105)의 출력 신호는 인버터(114)에 의해 반전되어 출력 신호(Din)가 되고, 인버터(115)에 의해 재반전되어 출력 신호(Dinb)가 된다.

도 3은 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 데이터 래치의 일 실시 예에 따른 회로도로서, 데이터 스트로브 버퍼(200)로부터의 신호(WDQSp)에 따라 데이터 입력 버퍼(100)로부터의 신호(Din 및 Dinb)를 래치하여 출력 신호(WDin 및 WDinb)를 출력한다.

비교기(201)는 데이터 스트로브 버퍼(200)로부터의 신호(WDQSp)에 따라 데이터 입력 버퍼(100)로부터의 신호(Din 및 Dinb)를 입력하여 비교하고 그 결과에 따라 신호(Out 및 Outb)를 출력하는데, 데이터 스트로브 버퍼(200)로부터의 신호(WDQSp)가 하이 상태로 인가되고 데이터 입력 버퍼(100)로부터의 신호(Din)가 신호(Dinb)의 전위보다 높으면 신호(Out)는 하이 상태로 출력되고, 신호(Outb)는 로우 상태로 출력된다. 반대로, 데이터 입력 버퍼(100)로부터의 신호(Din)가 신호(Dinb)의 전위보다 낮으면 신호(Out)는 로우 상태로 출력되고, 신호(Outb)는 하이 상태로 출력된다. 비교기(201)의 두 신호(Out 및 Outb)는 두개의 NOR 게이트(203 및 204)로 구성된 래치(202)에 입력되고, 래치(202)의 출력 신호는 인버터(205)를 통해 신호(WDin)로 출력되고, 인버터(206)를 통해 신호(WDinb)로 출력된다. 즉, 신호(out)가 하이 상태이면 신호(WDin)도 하이 상태로 출력되고, 신호(outb)가 로우 상태이면 신호(WDinb)도 로우 상태로 출력된다.

도 4는 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 PRBS 발생기의 실시 예에 따른 회로도로서, 데이터 인터페이스(data interface)에 필요한 셋업/홀드 값이 동작 주파수 조건이 맞지 않을 경우 인에이블되는 신호(SEED)에 의해 구동된다.

설정부(310)는 인에이블 신호(SEED)에 따라 초기값을 로딩한다. 다수의 리니어 피드백 쉬프트 레지스터(Linear Feedback Shift Register: 이하, "LSFR"이라 함)(320, 330, 340 및 350)는 가산기(301, 303, 305 및 307) 및 플립플롭(302, 304, 306 및 308)으로 구성되는데, 가산기(301, 303, 305 및 307)는 설정부(310)로부터 로딩된 초기값과 이전 LSFR(320, 330, 340 및 350)의 출력 신호를 가산하고, 플립플롭(302, 304, 306 및 308)은 클럭 신호(CLK)에 따라 가산기(301, 303, 305 및 307)의 출력을 전달한다. 익스클루시브 OR 게이트(360)는 마지막 LFSR(350)의 가산기(307)의 출력 신호 및 플립플롭(308)의 출력 신호를 입력하여 논리 조합한다.

인에이블 신호(SEED)에 따라 설정부(310)로부터의 초기값, 예를들어 1010값이 가산기(301, 303, 305 및 307)에 각각 로딩된다. 즉, 가산기(301)에 '1', 가산기(303)에 '0', 가산기(305)에 '1', 가산기(307)에 '0'이 각각 로딩된다. 그리고, 가산기(301, 303, 305 및 307)는 이전단 LSFR의 출력 신호를 입력하여 로딩된 값과 가산하게 된다. 이후 클럭 신호(CLK)에 따라 플립플롭(302, 304, 306 및 308)이 가산기(301, 303, 305 및 307)의 출력 신호를 전달하게 된다. 결국, 클럭 신호(CLK)에 따라 각 LSFR에 로딩된 값이 쉬프트 라이트하게 된다. 한편, 익스클루시브 OR 게이트(360)는 마지막 LSFR(350)의 가산기(307)의 출력 신호 및 플립플롭(308)의 출력 신호를 입력하고 논리 조합하여 첫번째 LSFR(320)의 가산기(301)에 입력되도록 한다.

이러한 PRBS 발생기의 마지막 LSFR의 출력 신호는 데이터 신호(DATA)로서 데이터 입력 버퍼에 입력된다.

도 5는 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 PRBS 검사기의 일 실시 예에 따른 회로도이다.

설정부(410)는 인에이블 신호(SEED)에 따라 초기값을 로딩한다. 다수의 리니어 피드백 쉬프트 레지스터(Linear Feedback Shift Register: 이하, "LSFR"이라 함)(420, 430, 440 및 450)는 가산기(401, 403, 405 및 407) 및 플립플롭(402, 404, 406 및 408)으로 구성되는데, 가산기(401, 403, 405 및 407)는 설정부(410)로부터 로딩된 초기값과 이전 LSFR(420, 430, 440 및 450)의 출력 신호를 가산하고, 플립플롭(402, 404, 406 및 408)은 클럭 신호(CLK)에 따라 가산기(401, 403, 405 및 407)의 출력을 전달한다. 익스클루시브 OR 게이트(460)는 마지막 LFSR(450)의 가산기(407)의 출력 신호 및 플립플롭(408)의 출력 신호를 입력하여 논리 조합한다. 또한, 익스클루시브 OR 게이트(470)는 익스클루시브 OR 게이트(460)의 출력 신호 및 데이터 래치(300)의 출력 신호(WDin)을 입력하여 논리 조합하고, 플립플롭(480)은 클럭 신호(CLK)에 따라 익스클루시브 OR 게이트(470)의 출력 신호를 전달하여 플래그 신호(flag)를 출력한다.

인에이블 신호(SEED)에 따라 설정부(410)로부터의 초기값, 예를들어 1010값이 가산기(401, 403, 405 및 407)에 각각 로딩된다. 즉, 가산기(401)에 '1', 가산기(403)에 '0', 가산기(405)에 '1', 가산기(407)에 '0'이 각각 로딩된다. 그리고, 가산기(401, 403, 405 및 407)는 이전단 LSFR의 출력 신호를 입력하여 로딩된 값과 가산하게 된다. 이후 클럭 신호(CLK)에 따라 플립플롭(402, 404, 406 및 408)이 가산기(401, 403, 405 및 407)의 출력 신호를 전달하게 된다. 결국, 클럭 신호(CLK)에 따라 각 LSFR에 로딩된 값이 쉬프트 라이트하게 된다. 한편, 익스클루시브 OR 게이트(460)는 마지막 LSFR(450)의 가산기(407)의 출력 신호 및 플립플롭(408)의 출력 신호를 입력하고 논리 조합하여 첫번째 LSFR(420)의 가산기(401) 및 익스클루시브 OR 게이트(470)에 입력되도록 한다. 또한, 익스클루시브 OR 게이트(470)는 데이터 래치(300)의 출력 신호(WDin) 및 익스클루시브 OR 게이트(460)의 출력 신호를 입력하여 논리 조합하고, 익스클루시브 OR 게이트(470)의 출력 신호는 플립플롭(480)에 입력되어 클럭(CLK)에 따라 출력된다.

따라서, 상기와 같은 PRBS 검사기는 익스클루시브 OR 게이트(460)의 출력 신호와 데이터 래치(300)의 출력 신호(WDin)가 동일할 경우 로우 상태의 패스 플래그(flag)를 출력하고, 두 신호가 동일하지 않을 경우 하이 상태의 페일 플래스(flag)를 출력한다. 이렇게 출력된 PRBS 검사기의 플래그 신호(flag)는 보정부(900)의 입력 신호가 된다.

도 6은 본 발명에 따른 반도체 소자의 보정 회로를 구성하는 보정부의 일 실 시 예에 따른 구성도로서, 리셋 신호(RESET) 및 PRBS 검사부(700)로부터 출력되는 플래그 신호(flag)에 따라 소정의 펄스를 생성하는 펄스 생성부(510), 펄스 생성부(510)로부터 생성된 펄스(resetpz 및 flagpz)에 따라 쉬프트 신호(shift<0:3>)를 생성하는 쉬프트부(520)로 구성된다.

도 7은 6의 펄스 생성부의 일 실시 예에 따른 회로도로서, 리셋 신호(RESET)를 반전 및 지연시키는 반전 지연부(501), 리셋 신호(RESET) 및 반전 지연부(501)의 출력 신호를 입력하여 소정의 펄스(resetpz)를 생성하는 NAND 게이트(502), 플래그 신호(flag)를 반전 및 지연시키는 반전 지연부(503), 플래그 신호(flag) 및 반전 지연부(503)의 출력 신호를 입력하여 소정의 펄스(flagpz)를 생성하는 NAND 게이트(504)를 포함한다. 여기서, 반전 지연부(501 및 503)는 예를들어 홀수개의 인버터를 이용하여 구성한다.

상기와 같은 펄스 생성부는 리셋 신호(RESET)가 로우 상태에서 하이 상태로 천이하면 반전 지연부(501)의 지연 시간에 따른 로우 상태의 리셋 펄스(resetpz)를 발생시키고, 플래그 신호(flag)가 로우 상태에서 하이 상태로 천이하면 반전 지연부(503)의 지연 시간에 따른 로우 상태의 플래그 펄스(flagpz)를 발생시킨다.

도 8은 도 6의 쉬프트부의 일 실시 예에 따른 회로도이다.

파워업 신호(pwrup) 및 리셋 펄스(resetpz)는 NAND 게이트(601)에 입력되어 논리 조합되고, NAND 게이트(601)의 출력 신호는 인버터(602)에 의해 반전되어 쉬 프터(608, 609 및 610)로 각각 입력된다. 쉬프터(610)의 출력 신호는 플래그 펄스(flagp) 및 인버터(603)의 출력 신호에 따라 구동되는 전달 게이트(611)를 통해 전달되어 래치(612)에 래치된 후 인버터(613)를 통해 반전된다. 인버터(613)의 출력 신호는 플래그 펄스(flagp) 및 인버터(603)의 출력 신호에 따라 구동되는 전달 게이트(604)를 통해 전달되어 NOR 게이트(605)에 입력된다. NOR 게이트(605)는 전달 게이트(604)를 통해 전달된 신호 및 NAND 게이트(601)의 출력 신호를 입력하여 논리 조합한다. NOR 게이트(605)의 출력 신호는 인버터(606)에 의해 반전되어 NOR 게이트(605)로 재입력되고, 인버터(607)에 의해 반전되어 쉬프터(608)의 입력 신호가 된다. 쉬프터(608, 609 및 610)는 플래그 펄스(flagp 및 flagpz)에 따라 입력 신호(in)를 쉬프트하여 출력한다. 이때, 쉬프터(608)의 입력 신호는 인버터(607)의 출력 신호이고, 쉬프터(609)의 입력 신호는 쉬프터(608)의 출력 신호이며, 쉬프터(610)의 입력 신호는 쉬프터(609)의 출력 신호이다. 또한, 인버터(607)의 출력 신호가 쉬프트 신호(shift<0>)가 되고, 쉬프터(608)의 출력 신호가 쉬프트 신호(shift<1>)가 되며, 쉬프터(609)의 출력 신호가 쉬프트 신호(shift<2>)가 되고, 쉬프터(610)의 출력 신호가 쉬프트 신호(shift<3>)가 된다.

상기와 같은 쉬프트부는 파워업 신호(pwrup)가 로우 상태로 입력되는 초기 상태에서 리셋 펄스(resetpz)가 하이 상태를 유지하므로 리셋 신호(rst)는 로우 상태로 출력되어 쉬프터(608, 609 및 610)가 구동되지 않기 때문에 쉬프트 신호(shift<0>)가 하이 상태로 출력되고, 쉬프트 신호(shift<1:3>)가 로우 상태로 출력되도록 한다. 그리고, 파워업 신호(pwrup)가 하이 상태로 천이하고 리셋 펄스 (resetpz), 플래그 펄스(flagp 및 flagpz)에 따라 쉬프터(608, 609 및 610)가 동작하여 쉬프트 신호(shift<1:3>)을 순차적으로 하이 상태로 출력하게 된다.

도 9는 도 8의 쉬프터의 일 실시 예에 따른 회로도이다.

플래그 펄스(flagp 및 flagpz)에 따라 전달 게이트(701 및 704)가 교대로 동작한다. 전달 게이트(701)를 통해 전달된 입력 신호(in)는 래치(702)에 래치되고, 래치(702)의 출력 신호는 인버터(703)에 의해 반전된다. 인버터(703)의 출력 신호는 전달 게이트(704)에 의해 전달되어 NAND 게이트(705)에 입력된다. NAND 게이트(705)는 리셋 신호(rst) 및 전달 게이트(704)의 출력 신호를 논리 조합하고, 인버터(706)는 NAND 게이트(705)의 출력 신호를 반전시켜 NAND 게이트(705)에 피드백시키고, 인버터(707)는 NAND 게이트(705)의 출력 신호를 반전시켜 출력 신호(out)를 출력한다.

상기와 같은 쉬프터는 플래그 펄스(flagp 및 flagpz)에 따라 전달 게이트(701)가 구동되어 입력 신호(in)가 래치(702)에 래치된 후 플래그 펄스(flagp 및 flagpz)에 따라 전달 게이트(704)가 구동되어 래치(702)의 데이터가 인버터(703)를 통해 반전되어 NAND 게이트(705)에 전달된다. NAND 게이트(705)는 전달 게이트(704)를 통해 전달된 데이터 및 리셋 신호(rst)를 입력하여 소정의 신호를 출력하고, 이 신호는 인버터(707)에 의해 반전되어 출력된다. 결국 입력 신호(in)가 플래그 펄스(flagp 및 flagpz)의 토글에 따라 쉬프트되어 출력된다.

상기에서는 본 발명에 따른 반도체 소자의 보정 회로의 구성과 구성 요소 각각의 상세한 구동 방법에 대해 기술하였다. 이하에서는 상기의 구성과 구동 방법을 참고로 본 발명에 따른 반도체 소자의 보정 회로의 전체적인 구동 방법을 설명하기로 한다.

초기 상태에서 파워업 신호(pwrup)가 로우 상태로 입력되고, 리셋 펄스(resetpz)가 하이 상태를 유지하므로 리셋 신호(rst)는 로우 상태로 출력되어 보정부(800)를 구성하는 쉬프터가 구동되지 않기 때문에 쉬프트 신호(shift<0>)는 하이 상태로 출력되고, 쉬프트 신호(shift<1:3>)는 로우 상태로 출력된다. 데이터 입력 버퍼(100)는 외부로부터 입력되는 데이터(DATA)와 기준 전압(VREF)을 비교하고, 하이 상태의 쉬프트 신호(shift<0>)에 의해 구동되는 전달 게이트(110)에 의해 지연부(102)에 의한 지연 경로가 설정되어 신호(Din 및 Dinb)를 출력한다. 데이터 래치(300)는 데이터 스트로브 버퍼(200)로부터의 신호(WDQSp)에 따라 데이터 입력 버퍼(100)로부터의 신호(Din 및 Dinb)를 래치하여 출력 신호(WDin 및 WDinb)를 출력하고, 쓰기 드라이버(400)는 데이터 래치(300)로부터 출력된 데이터(WDin 및 WDinb)를 데이터 버스를 통해 메모리 셀(500)에 저장한다.

그런데, 데이터 인터페이스(data interface)에 필요한 셋업/홀드(setup/hold)값이 동작 주파수 조건에서 맞지 않은 경우에는 PRBS 발생기(600)의 인에이블 신호(SEED)가 MRS 또는 EMRS 동작 코드에 의해 인에이블되어 PRBS 발생기(600)를 구성하는 다수의 LFSR에 초기 설정값을 로딩한다. 그리고, 클럭 신호(CLK)에 따라 LFSR의 값을 쉬프트 라이트하고, 마지막 LSFR 값을 데이터 입력 버퍼(200) 의 데이터(DATA)로서 입력시킨다. 이렇게 입력된 데이터(DATA)를 기준 전압(VREF)과 비교하여 그 결과에 따른 신호가 쉬프트 신호(shift<0:3>)에 의해 설정된 지연 경로를 통해 신호(Din 및 Dinb)로서 출력된다. 한편, PRBS 발생기(600)와 동시에 PRBS 검사기(700)도 구동되어 마지막 LFSR의 가산기 출력 신호 및 플립플롭 출력 신호를 논리 조합한 신호와 데이터 래치(300)의 출력 신호(WDin)를 비교하여 그 결과에 따른 플래그(flag)를 출력한다. 즉, 인에이블 신호(SEED)에 의해 PRBS 발생기(600)에 로딩된 값이 클럭 신호(CLK)에 의해 LFSR 동작으로 데이터 입력 버퍼(100)의 데이터(DATA)로서 입력되어 데이터 입력 버퍼(100)의 출력 신호(Din 및 Dinb)로 출력되고, 이 출력 신호(Din 및 Dinb)는 데이터 래치(300)에 입력되어 데이터 스트로브 버퍼(200)로부터의 신호(WDQSp)에 따라 래치되어 출력 신호(WDin 및 WDinb)로서 출력된다. 데이터 래치(300)의 출력 신호(WDin 및 WDinb)는 인에이블 신호(SEED)에 따라 PRBS 검사기(700)에 로딩된 값이 클럭 신호(CLK)에 따라 LFSR 동작으로 전달된 값과 비교되고, 두 값이 같으면 로우 상태의 패스 플래그(flag)를 출력하고, 같지 않으면 하이 상태의 페일 플래그(flag)를 출력한다.

하이 상태로 페일 플래그(flag)를 출력하면 보정부(800)의 펄스 발생기로부터 플래그 펄스(flagpz)가 발생되고, 이 신호는 쉬프트부로 입력되어 쉬프터를 구동시켜 쉬프트 신호(shift<1>)를 하이 상태로 출력한다. 한편, PRBS 검사기(700)의 비교 결과에 따라 플래그(flag)가 하이 상태로 출력될 때마다 쉬프트 신호(shift<1:3>)를 순차적으로 하이 상태로 출력하여 데이터 입력 버퍼(100)의 출력 신호(Din 및 Dinb)의 출력 시간을 조절한다. 이러한 방법에 의해 데이터 입력 버퍼 (100)와 데이터 스트로브 버퍼(200) 사이의 셋업/홀드 값을 보정하게 된다.

상술한 바와 같이 본 발명에 의하면, 외부에서 데이터를 입력하지 않고 집적 회로 내부에서 데이터 패턴을 생성하는 PRBS 발생기와, 데이터 입력 버퍼의 출력 신호를 스트로브하여 래치시키는 데이터 래치의 출력 신호를 비교하여 데이터와 스트로브의 연동 동작이 패스인지 페일인지 확인하는 PRBS 검사기, 및 PRBS 검사기의 출력 신호를 입력하여 정해진 단위만큼 지연 시간을 조절하는 보정부를 이용함으로써 공정, 전압 또는 온도 변화등을 패키지 어셈블리 이후에도 자유로이 보정할 수 있도록 함으로써 시스템의 고주파 동작에 필요한 셋업/홀드 값을 보장할 수 있으며, 이들 값 보정을 위한 제품 제조 보정에 필요한 경비 및 시간을 줄일 수 있다.

Claims

입력 데이터의 출력 시간을 조절하기 위한 데이터 입력 버퍼;

상기 입력 데이터를 데이터 스트로브에 따라 래치하기 위한 데이터 래치;

인에이블 신호에 따라 초기 설정값을 로딩한 후 클럭 신호에 따라 로딩된 설정값을 쉬프트시켜 데이터를 생성하고, 상기 생성된 데이터를 상기 데이터 입력 버퍼에 입력시키기 위한 데이터 발생기;

상기 인에이블 신호에 따라 초기 설정값을 로딩한 후 상기 클럭 신호에 따라 로딩된 설정값을 쉬프트시켜 데이터를 생성하고, 상기 생성된 데이터를 상기 데이터 래치의 출력 데이터와 비교하여 그 결과에 따라 소정의 플래그 신호를 발생시키기 위한 데이터 검사기; 및

상기 플래그 신호 및 리셋 신호에 따라 소정의 펄스를 발생시키고, 상기 펄스에 따라 다수의 쉬프트 신호를 생성하여 상기 데이터 입력 버퍼의 데이터 출력 시간을 조절하기 위한 보정부를 포함하는 반도체 소자의 보정 회로.
제 1 항에 있어서, 상기 데이터 입력 버퍼는 상기 입력 데이터를 기준 전압과 비교하기 위한 비교기; 및

상기 다수의 쉬프트 신호에 따라 상기 비교기의 출력 신호의 지연 경로를 조절하기 위한 지연부를 포함하는 반도체 소자의 보정 회로.
제 2 항에 있어서, 상기 지연부는 상기 비교기의 출력 신호를 지연시키기 위한 다수의 지연 수단; 및

상기 다수의 지연 수단의 출력 단자에 각각 접속되며, 상기 다수의 쉬프트 신호에 따라 각각에 따라 구동되어 지연 경로를 설정하기 위한 다수의 스위칭 수단을 포함하는 반도체 소자의 보정 회로.
제 1 항에 있어서, 상기 데이터 래치는 상기 데이터 스트로브에 따라 상기 데이터 입력 버퍼의 출력 데이터를 비교하여 소정의 신호를 출력하기 위한 비교기; 및

상기 비교기의 출력 신호를 래치하여 소정의 신호를 출력하기 위한 래치를 포함하는 반도체 소자의 보정 회로.
제 1 항에 있어서, 상기 데이터 발생기는 초기값을 설정하기 위한 설정부;

상기 인에이블 신호에 따라 초기 설정값을 로딩한 후 상기 클럭 신호에 따라 로딩된 설정값을 쉬프트시켜 생성된 데이터를 상기 데이터 입력 버퍼에 입력시키기 위한 다수의 리니어 피드백 쉬프트 레지스터;

상기 마지막 리니어 피드백 쉬프트 레지스터의 출력을 논리 조합하여 상기 첫번째 리니어 피드백 쉬프트 레지스터에 입력시키기 위한 논리부를 포함하는 반도체 소자의 보정 회로.
제 5 항에 있어서, 상기 리니어 쉬프트 레지스터는 상기 인에이블 신호에 따라 상기 설정부의 초기값을 로딩하고, 이전단의 리니어 쉬프트 레지스터의 출력값과 가산하기 위한 가산기; 및

상기 클럭 신호에 따라 상기 가산기의 출력 신호를 출력하기 위한 플립플롭을 포함하는 반도체 소자의 보정 회로.
제 5 항 또는 제 6 항에 있어서, 상기 논리부는 상기 마지막 리니어 쉬프트 레지스터의 상기 가산기의 출력 신호 및 상기 플립플롭의 출력 신호를 입력하는 익스클루시브 OR 게이트를 포함하는 반도체 소자의 보정 회로.
제 1 항에 있어서, 상기 데이터 검사기는 초기값을 설정하기 위한 설정부;

상기 인에이블 신호에 따라 초기 설정값을 로딩한 후 상기 클럭 신호에 따라 로딩된 설정값을 쉬프트시키기 위한 다수의 리니어 피드백 쉬프트 레지스터;

상기 마지막 리니어 피드백 쉬프트 레지스터의 출력을 논리 조합하여 상기 첫번째 리니어 피드백 쉬프트 레지스터에 입력시키기 위한 제 1 논리부; 및

상기 제 1 논리부의 출력 신호 및 상기 데이터 래치의 출력 신호를 논리 조합하고 상기 클럭 신호에 따라 상기 플래그 신호를 출력하기 위한 제 2 논리부를 포함하는 반도체 소자의 보정 회로.
제 8 항에 있어서, 상기 리니어 쉬프트 레지스터는 상기 인에이블 신호에 따라 상기 설정부의 초기값을 로딩하고, 이전단의 리니어 쉬프트 레지스터의 출력값과 가산하기 위한 가산기; 및

상기 클럭 신호에 따라 상기 가산기의 출력 신호를 출력하기 위한 플립플롭을 포함하는 반도체 소자의 보정 회로.
제 8 항 또는 제 9 항에 있어서, 상기 제 1 논리부는 상기 마지막 리니어 쉬프트 레지스터의 상기 가산기의 출력 신호 및 상기 플립플롭의 출력 신호를 입력하는 익스클루시브 OR 게이트를 포함하는 반도체 소자의 보정 회로.
제 8 항에 있어서, 상기 제 2 논리부는 상기 제 1 논리부의 출력 신호 및 상 기 데이터 래치의 출력 신호를 입력하여 논리 조합하기 위한 익스클루시브 OR 게이트; 및

상기 클럭 신호에 따라 상기 익스클루시브 OR 게이트의 출력 신호를 출력하여 상기 플래그 신호를 생성하기 위한 플립플롭을 포함하는 반도체 소자의 보정 회로.
제 1 항에 있어서, 상기 보정부는 리셋 신호 및 상기 플래그 신호에 따라 리셋 펄스 및 플래그 펄스를 발생시키기 위한 펄스 발생기; 및

상기 리셋 펄스 및 플래그 펄스에 따라 순차적으로 천이하는 다수의 쉬프트 신호를 발생시키기 위한 쉬프트부를 포함하는 반도체 소자의 보정 회로.
제 12 항에 있어서, 상기 펄스 발생기는 상기 리셋 신호를 반전 및 지연시키기 위한 제 1 반전 지연부;

상기 리셋 신호 및 상기 제 1 반전 지연부의 출력 신호를 입력하여 상기 리셋 펄스를 발생시키기 위한 제 1 NAND 게이트;

상기 플래그 신호를 반전 및 지연시키기 위한 제 2 반전 지연부; 및

상기 플래그 신호 및 상기 제 2 반전 지연부의 출력 신호를 입력하여 상기 플래그 펄스를 발생시키기 위한 제 2 NAND 게이트를 포함하는 반도체 소자의 보정 회로.
제 12 항에 있어서, 상기 쉬프트부는 다수의 쉬프터를 포함하며, 초기 상태에서 상기 쉬프터를 통하지 않은 상기 쉬프트 신호가 출력되고, 상기 리셋 펄스 및 상기 플래그 펄스가 인에이블될 때마다 상기 다수의 쉬프터가 순차적으로 구동되어 다수의 쉬프트 신호가 신호가 순차적으로 출력되는 반도체 소자의 보정 회로.
제 14 항에 있어서, 상기 쉬프터는 상기 플래그 펄스에 따라 입력 신호를 전달하기 위한 제 1 전달 게이트;

상기 제 1 전달 게이트를 통해 전달된 신호를 래치하기 위한 래치;

상기 플래그 펄스에 따라 상기 제 1 전달 게이트와 교대로 동작되어 상기 래치의 출력 신호를 전달하기 위한 제 2 전달 게이트; 및

상기 리셋 신호와 상기 제 2 전달 게이트를 통해 전달된 신호를 입력하기 위한 NAND 게이트를 포함하는 반도체 소자의 보정 회로.
입력 데이터의 출력 시간을 조절하여 출력하기 위한 데이터 입력 버퍼;

상기 데이터 입력 버퍼로부터 출력된 데이터를 데이터 스트로브에 따라 래치 하여 출력하기 위한 데이터 래치;

인에이블 신호에 따라 데이터를 생성하여 상기 데이터 입력 버퍼에 입력시키기 위한 데이터 발생기;

상기 인에이블 신호에 따라 데이터를 생성하고, 상기 생성된 데이터와 상기 데이터 래치의 출력 데이터를 비교하여 상기 데이터와 스트로브의 연동 동작을 검사하는 검사기; 및

상기 검사기의 출력 신호에 따라 다수의 쉬프트 신호를 발생시키고, 상기 쉬프트 신호에 따라 상기 데이터 입력 버퍼의 데이터 출력 시간을 조절하기 위한 보정부를 포함하는 반도체 소자의 보정 회로.
(a) 외부로부터의 입력 데이터와 기준 전압을 데이터 입력 버퍼가 입력한 후 비교하고, 그 결과에 따른 데이터를 초기 지연 경로를 통해 출력하는 단계;

(b) 상기 데이터 입력 버퍼의 출력 데이터를 데이터 래치를 이용하여 데이터 스트로브에 따라 래치하여 출력하는 단계;

(c) 상기 데이터 래치의 출력 데이터를 메모리 셀에 저장하여 세업/홀드 값을 측정하는 단계;

(d) 상기 셋업/홀드 값이 동작 주파수 조건에 맞지 않을 경우 인에이블 신호에 따라 데이터 발생기 및 데이터 검사기를 구성하는 다수의 리니어 피드백 쉬프트 레지스터에 초기 설정값을 로딩한 후 상기 리니어 피드백 쉬프트 레지스터에 로딩 된 값을 클럭 신호에 따라 쉬프트하는 단계;

(e) 상기 데이터 발생기의 마지막 리니어 피드백 쉬프트 레지스터의 출력 데이터를 상기 데이터 입력 버퍼의 입력 데이터로 입력시키는 단계;

(f) 상기 데이터 발생기로부터의 입력 데이터와 상기 기준 전압을 상기 데이터 입력 버퍼를 이용하여 비교하고, 그 결과에 따른 데이터를 지연 경로를 통해 출력하는 단계;

(g) 상기 데이터 입력 버퍼의 출력 데이터를 데이터 래치를 이용하여 데이터 스트로브에 따라 래치하여 출력하는 단계;

(h) 상기 데이터 검사기의 마지막 리니어 피드백 쉬프트 레지스터의 출력 데이터와 상기 데이터 래치의 출력 데이터를 비교하고, 그 결과에 따른 플래그 신호를 상기 클럭 신호에 따라 출력하는 단계;

(i) 상기 플래그 신호 및 리셋 신호에 따라 플래그 펄스 및 리셋 펄스를 발생시키는 단계; 및

(j) 상기 플래그 펄스 및 리셋 펄스에 따라 순차적으로 천이하는 다수의 쉬프트 신호를 발생시키고, 상기 쉬프트 신호에 따라 상기 데이터 입력 버퍼의 출력 신호의 지연 시간을 조절하여 셋업/홀드 값을 보정하는 단계를 포함하는 반도체 소자의 보정 회로의 구동 방법.