JP5073193B2

JP5073193B2 - 半導体装置

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Inventors: 英俊南
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Description

この発明は、半導体素子の補正回路及びその駆動方法に関し、特に、セットアップ値またはホールド値が動作周波数の条件に合わない場合にデータを内部から入力し、データとストローブの連動がパスであるかフェイルであるかを検査した後、その結果に基づいて遅延時間を順次調節することにより、工程、電圧または温度の変動によるばらつきを補正してセットアップ値やホールド値の確保を可能とする半導体素子の補正回路及びその駆動方法に関する。

半導体素子の製造工程でウェーハ上に素子の製造が完了した後、工程のばらつきや素子のばらつきによる製品の動作マージン及び内部動作電源を調節するために、ヒューズオプションを用いたチューニング作業を行い、パッケージアセンブリ(package assembly)してメモリ単品を完成する。ところが、実際にメモリが使用される動作周波数をパッケージアセンブリの前には再現し難いため、パッケージアセンブリの後に、実際にメモリが使用される周波数でテストし、一名パッケージキャラクタ(package character)と呼ばれるメモリ単品が有する外部とのインタフェースチャネルであるデータピン、命令ピン、アドレスピンのインタフェースに必要なセットアップ(setup)値やホールド(hold)値の諸定数を確保する。セットアップ値およびホールド値は、データバスラインを介してデータまたは情報を伝送する集積回路で高速動作を保証するために確保すべき必須条件である。しかし、工程や素子などにばらつきが生じて動作周波数の条件でセットアップ値またはホールド値が適するか否かを判断し、必要なチューニングの程度を判断するためには、ディレイオプションを調節してデータの出力時間を調節し、パッケージアセンブリの後に周波数テストを行うことにより、回路を補正しなければならないので、相当な時間とコストがかかるという欠点があった。

そこで、この発明の目的は、セットアップ値またはホールド値が動作周波数の条件に合わない場合に、データを外部から入力せず、内部から入力するようにすることにより、補正のための時間を減らすことが可能な半導体素子の補正回路及びその駆動方法を提供することにある。

この発明の他の目的は、セットアップ値またはホールド値が動作周波数の条件に合わない場合に、データを内部から入力し、データとストローブの連動がパスであるかフェイルであるかを検査した後に、その結果に基づいて単位量ずつ遅延値を順次調節することにより、工程、電圧または温度の変動による影響を補正してセットアップ値やホールド値の確保が可能な半導体素子の補正回路及びその駆動方法を提供することにある。

上記目的を達成するために、この発明の一実施例に係る半導体素子の補正回路は、入力データの出力時間を調節するためのデータ入力バッファと、前記データ入力バッファから出力されたデータをデータストローブに応答してラッチして出力するためのデータラッチと、イネーブル信号に従って初期設定値をローディングした後、ローティングされた設定値をクロック信号に応答してシフトさせて生成されたデータを前記データ入力バッファに入力させるためのデータ発生器と、前記イネーブル信号に従って初期設定値をローティングした後、ローディングされた設定値を前記クロック信号に応答してシフトさせて生成されたデータを前記データラッチの出力データと比較し、その結果に基づいて所定のフラグ信号を発生させるためのデータ検査器と、前記フラグ信号及びリセット信号に応答して所定のパルスを発生させ、前記パルスに応じて複数のシフト信号を生成して前記データ入力バッファのデータ出力時間を調節するための補正部とを備えてなる。

前記データ入力バッファは、前記入力データを基準電圧と比較するための比較器と、前記複数のシフト信号に応じて前記比較器の出力信号の遅延経路を調節するための遅延部とを含んで構成することができる。

前記遅延部は、前記比較器の出力信号を遅延させるための複数の遅延手段と、前記複数の遅延手段の出力端子にそれぞれ接続され、前記複数のシフト信号それぞれに応じて駆動されて遅延経路を設定するための複数のスイッチング手段とを含んで構成することができる。

前記データラッチは、前記データストローブに応答して前記データ入力バッファの出力データを比較して所定の信号を出力するための比較器と、前記比較器の出力信号をラッチして所定の信号を出力するためのラッチとを含んで構成することができる。

前記データ発生器は、初期値を設定するための設定部と、前記イネーブル信号に従って初期設定値をローティングした後、前記クロック信号に応じて、ローディングされた設定値をシフトさせて生成されたデータを前記データ入力バッファに入力させるための複数段のリニアフィードバックシフトレジスタと、前記リニアフィードバックシフトレジスタの最終段の出力を論理演算して前記リニアフィードバックシフトレジスタの一番目の段に入力させるための論理部とを含んで構成することができる。

前記リニアシフトレジスタの各段は、前記イネーブル信号に従って前記設定部の初期値をローディングし、各前段のリニアシフトレジスタの出力値と加算するための加算器と、前記クロック信号に応じて前記加算器の出力信号を出力するためのフリップフロップとを含んで構成することができる。

前記論理部は、前記リニアシフトレジスタの最終段の前記加算器の出力信号及び前記フリップフロップの出力信号を入力するエクスクルーシブＯＲゲートを含んで構成することができる。

前記データ検査器は、初期値を設定するための設定部と、前記イネーブル信号に従って初期設定値をローティングした後、前記クロック信号に応じて、ローディングされた設定値をシフトさせるための複数段のリニアフィードバックシフトレジスタと、前記リニアフィードバックシフトレジスタの最終段の出力を論理演算して前記リニアフィードバックシフトレジスタの一番目の段に入力させるための第一論理部と、前記第一論理部の出力信号及び前記データラッチの出力信号を論理演算し、前記クロック信号に応じて前記フラグ信号を出力するための第二論理部とを含んで構成することができる。

前記第一論理部は、前記リニアシフトレジスタの最終段の前記加算器の出力信号及び前記フリップフロップの出力信号を入力するエクスクルーシブＯＲゲートを含んで構成することができる。

前記第二論理部は、前記第一論理部の出力信号と前記データラッチの出力信号を入力して論理演算するためのエクスクルーシブＯＲゲートと、前記クロック信号に応じて前記エクスクルーシブＯＲゲートの出力信号を出力して前記フラグ信号を生成するためのフリップフロップとを含んで構成することができる。

前記補正部は、リセット信号及び前記フラグ信号に応答してリセットパルス及びフラグパルスを発生させるためのパルス発生器と、前記リセットパルス及びフラグパルスに応答して順次遷移する複数のシフト信号を発生させるためのシフト部とを含んで構成することができる。

前記パルス発生器は、前記リセット信号を反転及び遅延させるための第一反転遅延部と、前記リセット信号及び前記第一反転遅延部の出力信号を入力して前記リセットパルスを発生させるための第一ＮＡＮＤゲートと、前記フラグ信号を反転及び遅延させるための第二反転遅延部と、前記フラグ信号及び前記第二反転遅延部の出力信号を入力して前記フラグパルスを発生させるための第二ＮＡＮＤゲートとを含んで構成することができる。

前記シフト部は、複数のシフタを含み、初期状態で前記シフタを介しない前記シフト信号が出力され、前記リセットパルス及び前記フラグパルスがイネーブルされる度に前記複数のシフタが順次駆動されて複数のシフト信号が順次出力される構成とすることができる。

前記シフタは、前記フラグパルスに応答して入力信号を伝達するための第一伝達ゲートと、前記第一伝達ゲートを介して伝達された信号をラッチするためのラッチと、前記フラグパルスに応答して前記第一伝達ゲートと交互に動作し、前記ラッチの出力信号を伝達するための第二伝達ゲートと、前記リセット信号と前記第二伝達ゲートを介して伝達された信号を入力するためのＮＡＮＤゲートとを含んで構成することができる。

また、この発明の他の実施例に係る半導体素子の補正回路は、入力データの出力時間を調節して出力するためのデータ入力バッファと、前記データ入力バッファから出力されたデータをデータストローブに応答してラッチして出力するためのデータラッチと、イネーブル信号に従ってデータを生成して前記データ入力バッファに入力させるためのデータ発生器と、前記イネーブル信号に従ってデータを生成し、前記生成されたデータと前記データラッチの出力データとを比較して前記データとストローブの連動動作を検査するデータ検査器と、前記データ検査器の出力信号に応じて複数のシフト信号を発生させ、前記シフト信号に応じて前記データ入力バッファのデータ出力時間を調節するための補正部とを備えてなる。

さらに、この発明の実施例に係る半導体素子の補正回路の駆動方法は、（ａ）外部からの入力データと基準電圧をデータ入力バッファが入力した後に比較し、その結果に基づいたデータを初期遅延経路を介して出力する段階と、（ｂ）前記データ入力バッファの出力データをデータラッチを用いてデータストローブに応答してラッチして出力する段階と、（ｃ）前記データラッチの出力データをメモリセルに記憶してセットアップ値またはホールド値を測定する段階と、（ｄ）前記セットアップ値またはホールド値が動作周波数の条件に合わない場合にイネーブル信号に従ってデータ発生器及びデータ検査器を構成する複数のリニアフィードバックシフトレジスタに初期設定値をローティングした後、前記リニアフィードバックシフトレジスタにローディングされた値をクロック信号に応答してシフトする段階と、（ｅ）前記データ発生器の最後のリニアフィードバックシフトレジスタの出力データを前記データ入力バッファの入力データとして入力させる段階と、（ｆ）前記データ発生器からの入力データと前記基準電圧を前記データ入力バッファを用いて比較し、その結果に基づいたデータを遅延経路を介して出力する段階と、（ｇ）前記データ入力バッファの出力データをデータラッチを用いてデータストローブに応答してラッチして出力する段階と、（ｈ）前記データ検査器の最後のリニアフィードバックシフトレジスタの出力データと前記データラッチの出力データとを比較し、その結果に基づいたフラグ信号を前記クロック信号に応答して出力する段階と、（ｉ）前記フラグ信号及びリセット信号に応答してフラグパルス及びリセットパルスを発生させる段階と、（ｊ）前記フラグパルス及びリセットパルスに応答して順次遷移する複数のシフト信号を発生させ、前記シフト信号に応じて前記データ入力バッファの出力信号の遅延時間を調節してセットアップ値またはホールド値を補正する段階とを含んでなる。

この発明によれば、外部からデータを入力しないで、集積回路の内部でデータパターンを生成するＰＲＢＳ発生器と、データ入力バッファの出力信号をストローブしてラッチさせるデータラッチの出力信号を比較し、データとストローブの連動動作がパスであるかフェイルであるかを確認するＰＲＢＳ検査器と、ＰＲＢＳ検査器の出力信号を入力し、所定の単位量ずつ遅延時間を調節する補正部とを利用することにより、工程、電圧または温度などの変動による半導体装置のばらつきがパッケージアセンブリの後でも自由に補正できるようにして、システムの高周波動作に必要なセットアップ値やホールド値を保証することができ、これらの値を補正するための製品製造の補正に必要なコスト及び時間を減らすことができる。

以下、添付図面を参照してこの発明の一実施例を詳細に説明する。

図１は、この発明による半導体素子の補正回路の一実施例を説明するためのブロック図である。

データ入力バッファ１００は、データＤＡＴＡを入力して基準電圧ＶＲＥＦと比較し、その結果に基づいた出力信号Ｄｉｎ及びＤｉｎｂが、複数のシフト信号Ｓｈｉｆｔ<０〜３>によって遅延経路が調節されて、出力されるようにする。この際、データＤＡＴＡは、初期には外部から入力されるようにし、その後はデータインタフェースに必要なセットアップ値またはホールド値が動作周波数の条件に合わない場合に、回路の内部から入力されるようにする。なお、信号の符号「Ｄｉｎｂ」は、符号「Ｄｉｎ」の反転信号であることを表す。以下、同様に、信号の符号の末尾に「ｂ」の付いた信号は、「ｂ」の付いていない信号の反転信号であることを表す。

データストローブバッファ２００は、入力されるデータストローブＷＤＱＳをバッファリングして、信号ＷＤＱＳｐをデータラッチ３００に供給する。

データラッチ３００は、データストローブバッファ２００からの信号ＷＤＱＳｐに応答してデータ入力バッファ１００からの信号Ｄｉｎ及びＤｉｎｂをラッチして、出力信号ＷＤｉｎ及びＷＤｉｎｂを出力し、書込みドライバ４００に供給する。

書込みドライバ４００は、データラッチ３００から出力されたデータＷＤｉｎ及びＷＤｉｎｂを、データバスを介してメモリセル５００に記憶させる。

疑似ランダムビットシーケンス(Pseudo Random Bit Sequence)（以下、「ＰＲＢＳ」と略称する）発生器６００は、加算器及びフリップフロップからなるリニアフィードバックシフトレジスタ(Linear Feedback Shift Register)(以下、「ＬＦＳＲ」と略称する）を複数段含んで構成されるもので、加算器に初期値をローティングした後、クロック信号ＣＬＫに応答して、各ＬＦＳＲにローディングされた値がシフトライトするようにし、最終段のＬＦＳＲの値がデータ入力バッファ１００のデータＤＡＴＡとして入力されるようにする。

ＰＲＢＳ検査器７００は、加算器及びフリップフロップからなるリニアフィードバックシフトレジスタが複数段含まれて構成されるもので、加算器に初期値をローティングした後、クロック信号ＣＬＫに応答して、各ＬＦＳＲにローディングされた値がシフトライトするようにし、最終段のＬＦＳＲの加算器の出力信号及びフリップフロップの出力信号を論理演算した信号とデータラッチ３００の出力信号ＷＤｉｎとを比較することにより、データとストローブの連動動作によるフラグｆｌａｇを出力する。ここで、フラグｆｌａｇは、２つの信号が同一の場合にＬレベル（ローレベル）で出力され、２つの信号が同一でない場合にＨレベルで出力される。

補正部８００は、リセット信号ＲＥＳＥＴ及びＰＲＢＳ検査部７００から出力されるフラグ信号ｆｌａｇに応答して所定のパルスを生成し、生成されたパルスに応じてシフト信号Ｓｈｉｆｔ<０〜３>を生成する。シフト信号Ｓｈｉｆｔ<０〜３>によってデータ入力バッファ１００の出力信号Ｄｉｎ及びＤｉｎｂの遅延経路が設定される。ここに、「Ｓｈｉｆｔ<０〜３>」は、信号Ｓｈｉｆｔが０番ビット（２⁰のビット）〜３番ビット（２³のビット）の４ビットの信号であることを表す。

図２は、この発明による半導体素子の補正回路を構成するデータ入力バッファ１００（図１）の一実施例を示す回路図であり、この回路は、基準電圧ＶＲＥＦと入力データＤＡＴＡとを比較し、その比較結果を表す出力端子Ｑの電位を、補正部８００から出力される複数のシフト信号Ｓｈｉｆｔ<０〜３>に応じて遅延調節して、出力信号Ｄｉｎ及びＤｉｎｂを出力する。

図２において、比較器１０１は、イネーブル信号ＥＮに応答して基準電圧ＶＲＥＦと入力データＤＡＴＡとを比較するが、基準電圧ＶＲＥＦに比べて入力データＤＡＴＡの電位が高ければ、出力端子ＱはＬレベルを維持し、基準電圧ＶＲＥＦに比べて入力データＤＡＴＡの電位が低ければ、出力端子ＱはＨレベルを維持する。ここで、データＤＡＴＡは、初期には外部から入力されるが、その後はＰＲＢＳ発生器６００から出力されたデータが入力される。比較器１０１の出力端子Ｑの電位は、複数の遅延部１０２〜１０５によって遅延時間が決定される。複数の遅延部１０２〜１０５のそれぞれは、例えば、複数のインバータを用いて構成される。この場合、複数の遅延部１０２〜１０５による遅延時間は、複数のシフト信号Ｓｈｉｆｔ<０〜３>及びインバータ１０６〜１０９によって反転されたシフト信号Ｓｈｉｆｔ<０〜３>に応じてそれぞれ駆動される伝達ゲート１１０〜１１３によって決定される。例えば、シフト信号Ｓｈｉｆｔ<１>及びインバータ１０７による反転信号によって伝達ゲート１１１がターンオンされる場合、遅延部１０２及び１０３によって遅延時間が決定される。伝達ゲート１１０〜１１３によって遅延経路が決定された遅延部１０２〜１０５の出力信号は、インバータ１１４によって反転されて出力信号Ｄｉｎになり、インバータ１１５によって再反転されて出力信号Ｄｉｎｂになる。

図３は、この発明による半導体素子の補正回路を構成するデータラッチ３００（図１）の一実施例を示す回路図である。図３を参照すると、データラッチ３００は、データストローブバッファ２００（図１）からの信号ＷＤＱＳｐに応じてデータ入力バッファ１００からの信号Ｄｉｎ及びＤｉｎｂをラッチして出力信号ＷＤｉｎ及びＷＤｉｎｂを出力する。

比較器２０１は、データストローブバッファ２００からの信号ＷＤＱＳｐに応じてデータ入力バッファ１００からの信号Ｄｉｎ及びＤｉｎｂを入力して比較し、その結果に基づいて信号Ｏｕｔ及びＯｕｔｂを出力するが、データストローブバッファ２００からの信号ＷＤＱＳｐがＨレベルで印加されている間に、データ入力バッファ１００からの信号Ｄｉｎが信号Ｄｉｎｂの電位より高ければ、信号ＯｕｔはＨレベルで出力され、信号ＯｕｔｂはＬレベルで出力される。逆に、データ入力バッファ１００からの信号Ｄｉｎが信号Ｄｉｎｂの電位より低ければ、信号ＯｕｔはＬレベルで出力され、信号ＯｕｔｂはＨレベルで出力される。比較器２０１の２つの信号Ｏｕｔ及びＯｕｔｂは、２つのＮＯＲゲート２０３及び２０４からなるラッチ２０２に入力され、ラッチ２０２の出力信号は、インバータ２０５を介して信号ＷＤｉｎになり、インバータ２０６を介して信号ＷＤｉｎｂになる。すなわち、信号ＯｕｔがＨレベルであれば、信号ＷＤｉｎもＨレベルで出力され、信号ＯｕｔｂがＬレベルであれば、信号ＷＤｉｎｂもＬレベルで出力される。

図４は、この発明による半導体素子の補正回路を構成するＰＲＢＳ発生器６００（図１）の一実施例を示す回路図である。図４を参照すると、ＰＲＢＳ発生器６００は、データインタフェース(data interface)に必要なセットアップ値またはホールド値が動作周波数の条件に合わない場合にイネーブルされる信号ＳＥＥＤによって駆動される。

設定部３１０は、イネーブル信号ＳＥＥＤに応答して初期値をローディング（供給）する。複数段のリニアフィードバックシフトレジスタ（ＬＦＳＲ）の各段３２０、３３０、３４０、３５０が、各加算器３０１、３０３、３０５、３０７及び各フリップフロップ３０２、３０４、３０６、３０８からそれぞれ構成されているが、各加算器３０１、３０３、３０５、３０７は、設定部３１０からローディングされた初期値と各前段のＬＦＳＲ３２０、３３０、３４０、３５０の出力信号とを加算し、各フリップフロップ３０２、３０４、３０６、３０８は、クロック信号ＣＬＫに応答して各加算器３０１、３０３、３０５、３０７の出力をそれぞれ伝達する。エクスクルーシブＯＲゲート３６０は、最終段のＬＦＳＲ３５０の加算器３０７の出力信号及びフリップフロップ３０８の出力信号を入力して排他的論理和演算する。

イネーブル信号ＳＥＥＤに応答して設定部３１０からの初期値、例えば「１０１０」の各ビット値が各加算器３０１、３０３、３０５、３０７にそれぞれローディングされる。すなわち、加算器３０１に「１」、加算器３０３に「０」、加算器３０５に「１」、加算器３０７に「０」がそれぞれローディングされる。そして、加算器３０１、３０３、３０５、３０７は、それぞれ前段のＬＦＳＲの出力信号を入力し、各ローディングされたビット値と加算する。その後、クロック信号ＣＬＫに応答してフリップフロップ３０２、３０４、３０６、３０８がそれぞれ加算器３０１、３０３、３０５、３０７の出力信号を次段に伝達する。結局、クロック信号ＣＬＫに応答して、各ＬＦＳＲにローディングされた値がシフトライト（右方シフト）される。一方、エクスクルーシブＯＲゲート３６０は、最終段のＬＦＳＲ３５０の加算器３０７の出力信号とフリップフロップ３０８の出力信号とを入力して排他的論理和演算し、その結果を一段目のＬＦＳＲ３２０の加算器３０１に入力する。

このようなＰＲＢＳ発生器の最終段のＬＦＳＲ３５０の出力信号は、データ信号ＤＡＴＡとしてデータ入力バッファに入力される。

図５は、この発明による半導体素子の補正回路を構成するＰＲＢＳ検査器７００（図１）の一実施例を示す回路図である。

設定部４１０は、イネーブル信号ＳＥＥＤに応答して初期値をローディング（供給）する。複数段のリニアフィードバックシフトレジスタ（ＬＦＳＲ）の各段４２０、４３０、４４０、４５０は、各加算器４０１、４０３、４０５、４０７及び各フリップフロップ４０２、４０４、４０６、４０８からそれぞれ構成されるが、各加算器４０１、４０３、４０５、４０７は、設定部４１０からローディングされる初期値の各ビットと各前段のＬＦＳＲ４２０、４３０、４４０、４５０の出力信号をそれぞれ加算し、各フロップフロップ４０２、４０４、４０６、４０８は、それぞれクロック信号ＣＬＫに応答して各加算器４０１、４０３、４０５、４０７の出力を伝達する。エクスクルーシブＯＲゲート４６０は、最終段のＬＦＳＲ４５０の加算器４０７の出力信号及びフリップフロップ４０８の出力信号を入力して排他的論理和演算する。他方、エクスクルーシブＯＲゲート４７０は、エクスクルーシブＯＲゲート４６０の出力信号及びデータラッチ３００（図１）からの出力信号ＷＤｉｎを入力して排他的論理和演算し、フリップフロップ４８０は、クロック信号ＣＬＫに応答してエクスクルーシブＯＲゲート４７０の出力信号を伝達して、フラグ信号ｆｌａｇを出力する。

イネーブル信号ＳＥＥＤに応答して設定部４１０からの初期値、例えば「１０１０」の各ビット値が各加算器４０１、４０３、４０５、４０７にそれぞれローディングされる。すなわち、加算器４０１に「１」、加算器４０３に「０」、加算器４０５に「１」、加算器４０７に「０」がそれぞれローディングされる。そして、加算器４０１、４０３、４０５、４０７は、それぞれ前段のＬＦＳＲの出力信号を入力し、各ローディングされたビット値と加算する。その後、クロック信号ＣＬＫに応答してフリップフロップ４０２、４０４、４０６、４０８がそれぞれ加算器４０１、４０３、４０５、４０７の出力信号を次段に伝達する。結局、クロック信号ＣＬＫに応答して、各ＬＦＳＲにローディングされた値がシフトライトされる。一方、エクスクルーシブＯＲゲート４６０は、最終段のＬＦＳＲ４５０の加算器４０７の出力信号とフリップフロップ４０８の出力信号とを入力して排他的論理和演算し、その結果を一番目のＬＦＳＲ４２０の加算器４０１及びエクスクルーシブＯＲゲート４７０に入力する。また、エクスクルーシブＯＲゲート４７０は、データラッチ３００（図１）の出力信号ＷＤｉｎとエクスクルーシブＯＲゲート４６０の出力信号とを入力して排他的論理和演算し、エクスクルーシブＯＲゲート４７０の出力信号は、フリップフロップ４８０に入力されて、クロックＣＬＫに応答してフラグ信号ｆｌａｇとして出力される。

したがって、上記のようなＰＲＢＳ検査器７００は、エクスクルーシブＯＲゲート４６０の出力信号とデータラッチ３００の出力信号ＷＤｉｎとが同一の場合にはＬレベルのパスフラグｆｌａｇを出力し、二つの信号が同一でない場合にはＨレベルのフェイルフラグｆｌａｇを出力する。このように出力されたＰＲＢＳ検査器７００のフラグ信号ｆｌａｇは、補正部９００（図１）への入力信号になる。

図６は、この発明に係る半導体素子の補正回路を構成する補正部８００（図１）の一実施例を示す構成図である。図６を参照すると、補正部８００は、リセット信号ＲＥＳＥＴ及びＰＲＢＳ検査部７００から出力されたフラグ信号ｆｌａｇに応答して所定のパルスを生成するパルス生成部５１０と、パルス生成部５１０から生成されたパルスｒｅｓｅｔｐｚ及びｆｌａｇｐｚに応答してシフト信号Ｓｈｉｆｔ<０〜３>を生成するシフト部５２０とから構成されている。

図７は、図６のパルス生成部５１０の一実施例を示す回路図である。図７を参照すると、パルス生成部５１０は、リセット信号ＲＥＳＥＴを反転及び遅延させる反転遅延部５０１、リセット信号ＲＥＳＥＴと反転遅延部５０１の出力信号とを入力して所定のパルスｒｅｓｅｔｐｚを生成するＮＡＮＤゲート５０２、フラグ信号ｆｌａｇを反転及び遅延させる反転遅延部５０３、及びフラグ信号ｆｌａｇと反転遅延部５０３の出力信号とを入力して所定のパルスｆｌａｇｐｚを生成するＮＡＮＤゲート５０４を含んで構成されている。ここで、反転遅延部５０１及び５０３は、例えば、奇数個のインバータを用いて構成する。

上記のようなパルス生成部５１０は、リセット信号ＲＥＳＥＴがＬレベルからＨレベルに遷移すると、反転遅延部５０１の遅延時間によるパルス幅を有するＬレベルにスパイクするリセットパルスｒｅｓｅｔｐｚを発生させ、フラグ信号ｆｌａｇがＬレベルからＨレベルに遷移すると、反転遅延部５０３の遅延時間によるパルス幅を有するＬレベルにスパイクするフラグパルスｆｌａｇｐｚを発生させる。

図８、は図６のシフト部５２０の一実施例を示す回路図である。

図８を参照すると、パワーアップ信号ｐｗｒｕｐ及びリセットパルスｒｅｓｅｔｐｚがＮＡＮＤゲート６０１に入力されて否定論理積演算され、ＮＡＮＤゲート６０１の出力信号はインバータ６０２によって反転されてシフタ６０８、６０９、６１０のそれぞれに入力される。シフタ６１０の出力信号は、フラグパルスｆｌａｇｐ及びインバータ６０３の出力信号に応答して駆動される伝達ゲート６１１を介して伝達されてラッチ６１２にラッチされた後、インバータ６１３を介して反転される。インバータ６１３の出力信号は、フラグパルスｆｌａｇｐ及びインバータ６０３の出力信号に応答して駆動される伝達ゲート６０４を介して伝達されて、ＮＯＲゲート６０５に入力される。ＮＯＲゲート６０５は、伝達ゲート６０４を介して伝達された信号及びＮＡＮＤゲート６０１の出力信号を入力して否定論理和演算する。ＮＯＲゲート６０５の出力信号は、インバータ６０６によって反転されてＮＯＲゲート６０５に再入力されるとともに、インバータ６０７によって反転されてシフタ６０８の入力信号になる。シフタ６０８、６０９、６１０は、フラグパルスｆｌａｇｐ及びｆｌａｇｐｚに応答して各入力信号ｉｎをシフトして出力する。この際、シフタ６０８の入力信号は、インバータ６０７の出力信号であり、シフタ６０９の入力信号はシフタ６０８の出力信号であり、シフタ６１０の入力信号はシフタ６０９の出力信号である。また、インバータ６０７の出力信号がシフト信号のビットＳｈｉｆｔ<０>になり、シフタ６０８の出力信号がシフト信号のビットＳｈｉｆｔ<１>になり、シフタ６０９の出力信号がシフト信号のビットＳｈｉｆｔ<２>になり、シフタ６１０の出力信号がシフト信号のビットＳｈｉｆｔ<３>になる。

上記のようなシフト部５２０は、パワーアップ信号ｐｗｒｕｐがＬレベルで入力される初期状態ではリセットパルスｒｅｓｅｔｐｚがＨレベルを保つので、シフト信号Ｓｈｉｆｔ<０>がＨレベルで出力されるとともに、リセット信号ｒｓｔがＬレベルで出力されてシフタ６０８、６０９、６１０が駆動されないため、シフト信号Ｓｈｉｆｔ<１〜３>がＬレベルで出力される。そして、パワーアップ信号ｐｗｒｕｐがハイ状態に遷移すると、リセットパルスｒｅｓｅｔｐｚ、フラグパルスｆｌａｇ及びｆｌｇａｐｚに応答してシフタ６０８、６０９、６１０が動作して、シフト信号Ｓｈｉｆｔ<１〜３>が順次Ｈレベルで出力される。

図９は、図８のシフタの一実施例を示す回路図である。

図９を参照すると、フラグパルスｆｌａｇｐ及びｆｌａｇｐｚに応答して伝達ゲート７０１及び７０４が交互に動作する。伝達ゲート７０１を介して伝達された入力信号ｉｎはラッチ７０２にラッチされ、ラッチ７０２の出力信号はインバータ７０３によって反転される。インバータ７０３の出力信号は、伝達ゲート７０４によって伝達されてＮＡＮＤゲート７０５に入力される。ＮＡＮＤゲート７０５は、リセット信号ｒｓｔと伝達ゲート７０４の出力信号とを否定論理積演算し、インバータ７０６は、ＮＡＮＤゲート７０５の出力信号を反転させてＮＡＮＤゲート７０５にフィードバックさせ、インバータ７０７は、ＮＡＮＤゲート７０５の出力信号を反転させて出力信号ｏｕｔを出力する。

上記のような各シフタ６０８、６０９、６１０は、フラグパルスｆｌａｇｐ及びｆｌａｇｐｚに応答して伝達ゲート７０１が駆動されると、入力信号ｉｎがラッチ７０２にラッチされた後、フラグパルスｆｌａｇｐ及びｆｌａｇｐｚに応答すて伝達ゲート７０４が駆動されると、ラッチ７０２のデータがインバータ７０３を介して反転されたデータがＮＡＮＤゲート７０５に伝達される。ＮＡＮＤゲート７０５は、伝達ゲート７０４を介して伝達されたデータ及びリセット信号ｒｓｔを入力して所定の信号を出力し、この信号は、インバータ７０７によって反転されて、出力信号ｏｕｔとして出力される。結局、入力信号ｉｎが、フラグパルスｆｌａｇｐ及びｆｌａｇｐｚのトグリングに応答してシフトされて、出力される。

上記では、この発明による半導体素子の補正回路の構成と各構成要素の詳細な動作要領について説明した。次に、上記の構成と動作要領を参考として、この発明に係る半導体素子の補正回路の全体的な駆動方法を説明する。

図８で説明したように、初期状態でパワーアップ信号ｐｗｒｕｐがＬレベルで入力され、リセットパルスｒｅｓｅｔｐｚがＨレベルを維持するので、シフト信号Ｓｈｉｆｔ<０>がＨレベルで出力されるとともに、リセット信号ｒｓｔがＬレベルで出力され、補正部８００を構成するシフタが駆動されないため、シフト信号Ｓｈｉｆｔ<１〜３>は、Ｌレベルで出力される。図１に示すように、データ入力バッファ１００は、外部から入力されるデータＤＡＴＡと基準電圧ＶＲＥＦとを比較し、Ｈレベルのシフト信号Ｓｈｉｆｔ<０>によって駆動される伝達ゲート１１０（図２）によって遅延部１０２による遅延経路が設定されて信号Ｄｉｎ及びＤｉｎｂを出力する。データラッチ３００は、データストローブバッファ２００からの信号ＷＤＱＳｐに応答してデータ入力バッファ１００からの信号Ｄｉｎ及びＤｉｎｂをラッチして出力信号ＷＤｉｎ及びＷＤｉｎｂを出力し、書込みドライバ４００は、データラッチ３００から出力されたデータＷＤｉｎ及びＷＤｉｎｂをデータバスを介してメモリセル５００に記憶させる。

ところが、データインタフェースに必要なセットアップ値またはホールド値が動作周波数の条件に合っていない場合には、ＰＲＢＳ発生器６００のイネーブル信号ＳＥＥＤがＭＲＳまたはＥＭＲＳ動作コードによってイネーブルされ、ＰＲＢＳ発生器６００を構成する複数のＬＦＳＲに初期設定値をローディングする。そして、クロック信号ＣＬＫに応答しＬＦＳＲの値をシフトライトし、最終段のＬＦＳＲ値をデータ入力バッファ１００のデータＤＡＴＡとして入力させる。このように入力されたデータＤＡＴＡを基準電圧ＶＲＥＦと比較し、その結果に基づいた信号がシフト信号Ｓｈｉｆｔ<０〜３>によって設定される遅延経路を介して信号Ｄｉｎ及びＤｉｎｂとして出力される。一方、ＰＲＢＳ発生器６００と同時にＰＲＢＳ検査器７００も駆動され、最終段のＬＦＳＲの加算器の出力信号及びフリップフロップの出力信号を論理演算した信号とデータラッチ３００の出力信号ＷＤｉｎとを比較し、その結果に基づいたフラグｆｌａｇを出力する。すなわち、イネーブル信号ＳＥＥＤによってＰＲＢＳ発生器６００にローディングされた値が、クロック信号ＣＬＫに応答してＬＦＳＲ動作でデータ入力バッファ１００のデータＤＡＴＡとして入力され、データ入力バッファ１００の出力信号Ｄｉｎ及びＤｉｎｂとして出力され、この出力信号Ｄｉｎ及びＤｉｎｂは、データラッチ３００に入力されてデータストローブバッファ２００からの信号ＷＤＱＳｐに応答してラッチされ、出力信号ＷＤｉｎ及びＷＤｉｎｂとして出力される。データラッチ３００の出力信号ＷＤｉｎ及びＷＤｉｎｂは、イネーブル信号ＳＥＥＤに応答してＰＲＢＳ検査器７００にローディングされた値が、クロック信号ＣＬＫに応じてＬＦＳＲ動作で伝達された値と比較され、２つの値が同一であれば、Ｌレベルのパスフラグｆｌａｇを出力し、２つの値が同一でなければ、Ｈレベルのフェイルフラグｆｌａｇを出力する。

Ｈレベルでフェイルフラグｆｌａｇを出力すると、補正部８００のパルス発生器からフラグパルスｆｌａｇｐｚが発生する。この信号は、シフト部５２０に入力され、シフタを駆動して、シフト信号Ｓｈｉｆｔ<１>をＨレベルで出力する。一方、ＰＲＢＳ検査器７００の比較結果に基づいてフラグｆｌａｇがＨレベルで出力される度に、シフト信号Ｓｈｉｆｔ<１〜３>を順次ハイ状態で出力して、データ入力バッファ１００の出力信号Ｄｉｎ及びＤｉｎｂの出力時間を調節する。このような駆動方法によって、データ入力バッファ１００とデータストローブバッファ２００のセットアップ値またはホールド値を補正する。

この発明による半導体素子の補正回路の一実施例を示す構成図である。この発明による半導体素子の補正回路を構成するデータ入力バッファの一実施例を示す回路図である。この発明に係る半導体素子の補正回路を構成するデータラッチの一実施例を示す回路図である。この発明に係る半導体素子の補正回路を構成するＰＲＢＳ発生器の一実施例を示す回路図である。この発明に係る半導体素子の補正回路を構成するＰＲＢＳ検査器の一実施例を示す回路図である。この発明に係る半導体素子の補正回路を構成する補正部の一実施例を示す構成図である。図６のパルス発生器の一実施例を示す回路図である。図６のシフト部の一実施例を示す回路図である。図８のシフタの一実施例を示す回路図である。

符号の説明

１００ … データ入力バッファ
２００ … データストローブバッファ
３００ … データラッチ
４００ … 書込みドライバ
５００ … メモリセル
６００ … ＰＲＢＳ発生器
７００ … ＰＲＢＳ検査器
８００ … 補正部

Claims

入力データの出力遅延時間を複数のシフト信号のうち活性化されたシフト信号に応答して調節するためのデータ入力バッファと、
前記データ入力バッファの出力信号をデータストローブに応答してラッチするためのデータラッチと、
データインタフェースに必要なセットアップ値またはホールド値が動作周波数条件に合わない場合、イネーブル信号に従って初期設定値をローディングした後、ローティングされた設定値をクロック信号に応答してシフトさせて第一内部データを生成し、前記第一内部データを前記データ入力バッファに入力させるためのデータ発生器と、
前記イネーブル信号に従って初期設定値をローティングした後、ローディングされた初期設定値を前記クロック信号に応答してシフトさせて第二内部データを生成し、前記第二内部データを前記データラッチの出力データと比較し、その結果に基づいて所定のフラグ信号を発生させるためのデータ検査器と、
前記フラグ信号及びリセット信号に応答して所定のパルスを発生させ、前記パルスに応答して前記データ入力バッファのデータ出力遅延時間を決定するために前記複数のシフト信号を生成する補正部とを
備えてなる補正回路を含む半導体装置。
請求項１に記載の補正回路を含む半導体装置において、
前記データ入力バッファは、
前記入力データを基準電圧と比較するための比較器と、
前記複数のシフト信号に応じて前記比較器の出力信号の遅延経路を調節するための遅延部とを含む
ことを特徴とする補正回路を含む半導体装置。
請求項２に記載の補正回路を含む半導体装置において、
前記遅延部は、
前記比較器の出力信号を遅延させるための複数の遅延手段と、
前記複数の遅延手段の出力端子にそれぞれ接続され、前記複数のシフト信号のそれぞれに応じて駆動されて遅延経路を設定するための複数のスイッチング手段とを含む
ことを特徴とする補正回路を含む半導体装置。
請求項１に記載の補正回路を含む半導体装置において、
前記データラッチは、
前記データストローブに応答して前記データ入力バッファの出力データと反転出力データとを比較して所定の信号を出力するための比較器と、
前記比較器の出力信号をラッチして所定の信号を出力するためのラッチとを含む
ことを特徴とする補正回路を含む半導体装置。
請求項１に記載の補正回路を含む半導体装置において、
前記データ発生器は、
初期値を設定するための設定部と、
前記イネーブル信号に従って初期設定値をローティングした後、前記クロック信号に応答して、ローディングされた設定値をシフトさせ、生成されたデータを前記データ入力バッファに入力させるための複数段構成のリニアフィードバックシフトレジスタと、
前記リニアフィードバックシフトレジスタの最終段の出力を論理演算して前記リニアフィードバックシフトレジスタの一番目の段に入力させるための論理部とを含む
ことを特徴とする補正回路を含む半導体装置。
請求項５に記載の補正回路を含む半導体装置において、
前記リニアフィードバックシフトレジスタの各段は、
前記イネーブル信号に従って前記設定部の初期値をローディングし、前記リニアフィードバックシフトレジスタの各前段の出力値と加算するための加算器と、
前記クロック信号に応じて前記加算器の出力信号を出力するためのフリップフロップとを含む
ことを特徴とする補正回路を含む半導体装置。
請求項６に記載の補正回路を含む半導体装置において、
前記論理部は、前記リニアフィードバックシフトレジスタの最終段の前記加算器の出力信号及び前記フリップフロップの出力信号を入力するエクスクルーシブＯＲゲートを含む
ことを特徴とする補正回路を含む半導体装置。
請求項１に記載の補正回路を含む半導体装置において、
前記データ検査器は、
初期値を設定するための設定部と、
前記イネーブル信号に従って初期設定値をローティングした後、ローディングされた設定値を前記クロック信号に応答してシフトさせるための複数段構成のリニアフィードバックシフトレジスタと、
前記リニアフィードバックシフトレジスタの最終段の出力を論理演算して前記リニアフィードバックシフトレジスタの一番目の段に入力させるための第一論理部と、
前記第一論理部の出力信号と前記データラッチの出力信号とを論理演算し、前記クロック信号に応答して前記フラグ信号を出力するための第二論理部とを含む
ことを特徴とする補正回路を含む半導体装置。
請求項８に記載の補正回路を含む半導体装置において、
前記リニアフィードバックシフトレジスタの各段は、
前記イネーブル信号に従って前記設定部の初期値をローディングし、前記リニアフィードバックシフトレジスタの各前段の出力値と加算するための加算器と、
前記クロック信号に応答して前記加算器の出力信号を出力するためのフリップフロップとを含むことを特徴とする補正回路を含む半導体装置。
請求項９に記載の補正回路を含む半導体装置において、
前記第一論理部は、
前記リニアフィードバックシフトレジスタの最終段の前記加算器の出力信号及び前記フリップフロップの出力信号を入力するエクスクルーシブＯＲゲートを含む
ことを特徴とする補正回路を含む半導体装置。
請求項８に記載の補正回路を含む半導体装置において、
前記第二論理部は、
前記第一論理部の出力信号及び前記データラッチの出力信号を入力して論理演算するためのエクスクルーシブＯＲゲートと、
前記クロック信号に応答して前記エクスクルーシブＯＲゲートの出力信号を出力して前記フラグ信号を生成するためのフリップフロップとを含む
ことを特徴とする補正回路を含む半導体装置。
請求項１に記載の補正回路を含む半導体装置において、
前記補正部は、
リセット信号及び前記フラグ信号に応答してリセットパルス及びフラグパルスを発生させるためのパルス発生器と、
前記リセットパルスに応答して動作し、フラグパルスに従って順次遷移する複数のシフト信号を発生させるためのシフト部とを含む
ことを特徴とする補正回路を含む半導体装置。
請求項１２に記載の補正回路を含む半導体装置において、
前記パルス発生器は、
前記リセット信号を反転及び遅延させるための第一反転遅延部と、
前記リセット信号及び前記第一反転遅延部の出力信号を入力して前記リセットパルスを発生させるための第一ＮＡＮＤゲートと、
前記フラグ信号を反転及び遅延させるための第二反転遅延部と、
前記フラグ信号及び前記第二反転遅延部の出力信号を入力して前記フラグパルスを発生させるための第二ＮＡＮＤゲートとを含む
ことを特徴とする補正回路を含む半導体装置。
請求項１２に記載の補正回路を含む半導体装置において、
前記シフト部は、複数のシフタを含み、
前記シフタは、
前記フラグパルスに応答して入力信号を伝達するための第一伝達ゲートと、
前記第一伝達ゲートを介して伝達された信号をラッチするためのラッチと、
前記フラグパルスに応答して前記第一伝達ゲートと交互に動作し、前記ラッチの出力信号を伝達するための第二伝達ゲートと、
前記リセット信号及び前記第二伝達ゲートを介して伝達された信号を入力し、前記シフト信号を出力するためのＮＡＮＤゲートとを含む
ことを特徴とする補正回路を含む半導体装置。
入力データの出力遅延時間を調節して複数のシフト信号のうち活性化されたシフト信号に応答して出力するためのデータ入力バッファと、
前記データ入力バッファから出力されたデータをデータストローブに応答してラッチして出力するためのデータラッチと、
データインタフェースに必要なセットアップ値またはホールド値が動作周波数条件に合わない場合、イネーブル信号に従って第一内部データを生成して前記データ入力バッファに入力させるためのデータ発生器と、
前記イネーブル信号に従って第二内部データを生成し、前記第二内部データと前記データラッチの出力データとを比較して前記第二内部データと前記データストローブの連動動作を検査するデータ検査器と、
前記データ検査器の出力信号に応じて前記複数のシフト信号を発生させ、前記シフト信号に応じて前記データ入力バッファのデータ出力遅延時間を決定するための補正部とを含む
ことを特徴とする補正回路を含む半導体装置。