TWI627422B - 半導體測試裝置 - Google Patents

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Abstract

一種半導體測試裝置使用一高速內部時脈來執行一測試。該半導體測試裝置包括：一時脈產生器，其適合於在一測試模式期間回應於一測試模式信號而產生一內部時脈；一資料產生器，其適合於回應於該內部時脈而產生內部資料；及一資料鎖存電路，其適合於回應於該內部時脈而鎖存該內部資料，且將該經鎖存資料輸出至一內部邏輯電路。

Description

半導體測試裝置 相關申請案之交叉參考
本申請案主張2014年1月29申請之韓國專利申請案第10-2014-0011183號的優先權，該專利申請案之揭示內容的全文係以引用方式併入本文中。
本發明之實施例係關於一種半導體測試裝置，且更特定而言，係關於一種用於使用在內部產生之高速時脈信號及資料來執行測試操作的技術。
隨著半導體記憶體裝置之整合度增加，已不斷地改良半導體記憶體裝置以增加操作速度。為了增加操作速度，已提議及開發藉由與外部時脈同步而操作之同步記憶體裝置。
代表性同步記憶體裝置為單資料速率(single data rate,SDR)同步記憶體裝置，其係與外部時脈之上升邊緣同步，使得可在外部時脈之一個週期期間經由一個資料接腳而輸入或輸出一個位元資料。
然而，困難的是使SDR同步記憶體裝置在系統中執行高速操作。為了解決SDR同步記憶體裝置之此問題，已提議能夠在一個時脈週期期間處理兩個資料位元之雙資料速率(double data rate,DDR)同步記憶體裝置。
經由DDR同步記憶體裝置之各別資料輸入/輸出(I/O)接腳而輸入及輸出兩個連續資料位元，且使兩個連續資料位元與外部時脈之上升 邊緣及下降邊緣同步。因此，儘管外部時脈之頻率並不增加，但DDR同步記憶體裝置可具有比SDR同步記憶體裝置之頻寬大至少兩倍的頻寬。結果，DDR同步記憶體裝置相較於SDR同步記憶體裝置可以較高速度而操作。
DDR同步記憶體裝置適合於能夠同時地處理多個資料位元(多資料位元)之多位元預取方案。多位元預取方案使依序輸入資料與資料選通信號同步，使得輸入資料可彼此平行地排列。此後，根據多位元預取方案，在接收到與外部時脈同步之寫入命令後就同時地儲存平行地排列之輸入資料。
通常，諸如動態隨機存取記憶體(dynamic random access memory,DRAM)裝置之半導體記憶體裝置經設計成支援各種測試操作。為了減低半導體記憶體裝置之生產成本且增加半導體記憶體裝置之生產率，已在晶圓級及封裝級下將各種測試應用於半導體記憶體裝置。
在測試半導體記憶體裝置時，重要的是測試半導體記憶體裝置之可靠性。此外，重要的是能夠以高速度來測試許多記憶體單元，例如，大約數千萬個記憶體單元。具體而言，半導體記憶體裝置之開發週期的縮減及在測試已製造半導體記憶體裝置時消耗之測試時間的縮減可縮減生產成本。結果，測試時間為用於生產效率及製造商間競爭之重要因數。
根據習知技術，可僅經由在封裝級下執行之測試而偵測每組之元件中的潛在(或潛伏)缺陷，且可僅在封裝級下修復所偵測之有缺陷元件。然而，若在封裝級下修復所偵測之有缺陷元件，則相較於在晶圓級下修復有缺陷元件之其他技術，生產時間會增加，且消耗較多生產成本。
同時，若在晶圓級下之測試期間分配用於組選擇之通道，則可取決於受到限制之通道的數目而判定待測試之晶片(晶粒)的數目。亦 即，若向探查測試裝置指派小數目個通道，則儘管應將高速測試應用於探查測試裝置，但能夠被同時地測試之晶片(晶粒)的數目會縮減。結果，當測試一晶圓上之所有晶片(晶粒)時，總測試時間會不可避免地增加。
此外，隨著半導體記憶體裝置之操作速度快速地增加，測試裝置能夠提供之時脈及資料的速度不能達到半導體記憶體裝置操作所處的臨限速度。因此，需求能夠在測試操作中以高速度來傳輸輸入資料之半導體測試裝置。
隨著包括半導體裝置之系統的操作速度變得愈來愈快，且隨著半導體積體電路(integrated circuit,IC)之技術的發展，需要可以較高速度來輸出/儲存資料之半導體記憶體裝置。實際上，日益需求能夠儲存多得多之資料且以較高速度來讀取/寫入資料的半導體記憶體裝置。
結果，半導體記憶體裝置之設計及製造程序已變得愈來愈複雜，且用於測試已製造半導體記憶體裝置之程序亦已變得複雜且難以實施。舉例而言，待測試之操作的數目會不可避免地增加，且用於每一操作之測試程序複雜。換言之，隨著具有較高儲存容量及較高整合度之半導體記憶體裝置的測試程序變得愈來愈複雜，使用較複雜之演算法，且需要用於執行複雜演算法之較長測試時間。
因此，用於允許自動測試設備(automatic test equipment,ATE)在外部接取及測試半導體記憶體裝置之習知測試方法需要極長測試時間，從而引起半導體記憶體裝置之測試效率及生產率縮減。
本發明之各種實施例係有關於一種實質上消除歸因於相關技術之限制及缺點之一或多個問題的半導體測試裝置。
本發明之實施例係關於一種用於排除外部資料及外部時脈且在 內部產生資料及高速時脈信號以測試雙資料速率(DDR)裝置之技術。
根據本發明之一實施例，一種半導體測試裝置包括：一時脈產生器，其適合於在一測試模式期間回應於一測試模式信號而產生一內部時脈；一資料產生器，其適合於回應於該內部時脈而產生內部資料；及一資料鎖存電路，其適合於回應於該內部時脈而鎖存該內部資料，且將該經鎖存資料輸出至一內部邏輯電路。
根據本發明之另一實施例，一種半導體測試裝置包括：一預驅動器，其適合於藉由回應於一上升時脈及一下降時脈而驅動第一輸出資料來輸出一第一輸出信號；一資料產生器，其適合於回應於該上升時脈及該下降時脈而產生第二輸出資料；一內部預驅動器，其適合於回應於該上升時脈及該下降時脈而驅動該第二輸出資料，且輸出一第二輸出信號；一資料比較器，其適合於藉由比較該第一輸出信號與該第二輸出信號來輸出一比較信號；一資料累加器，其適合於回應於該上升時脈及該下降時脈而累加該比較信號；及一輸出驅動器，其適合於在一測試模式期間驅動該資料累加器之一輸出信號。
應理解，本發明之前述一般描述及以下詳細描述兩者並非限制性的，而是意欲提供如所主張之本發明的進一步解釋。
100‧‧‧輸入測試電路
110‧‧‧輸入緩衝器
120‧‧‧時脈緩衝器
121‧‧‧外部時脈緩衝器
122‧‧‧時脈產生器
130‧‧‧資料鎖存電路
140‧‧‧資料產生器
200‧‧‧內部邏輯電路
300‧‧‧輸出測試電路
310‧‧‧預驅動器
320‧‧‧資料產生器
330‧‧‧內部預驅動器
340‧‧‧資料比較器
350‧‧‧資料累加器
351‧‧‧正反器
352‧‧‧鎖存電路
360‧‧‧輸出驅動器
400‧‧‧測試電路
COM‧‧‧比較信號
D‧‧‧外部輸入資料
D0‧‧‧資料
D1‧‧‧資料
D2‧‧‧資料
D3‧‧‧資料
D4‧‧‧資料
DIAB_F‧‧‧輸入資料
DIAB_R‧‧‧輸入資料
DOAB_F‧‧‧輸出資料
DOAB_R‧‧‧輸出資料
DOABI_F‧‧‧輸出資料
DOABI_R‧‧‧輸出資料
E_DQS‧‧‧外部時脈
EXT_DATA‧‧‧經緩衝外部輸入資料
FCLK_DO‧‧‧下降時脈
FDQSP‧‧‧下降時脈
FF‧‧‧正反器
INT_DATA‧‧‧內部資料
INT_RE_N‧‧‧內部參考時脈
IRST‧‧‧初始重設信號
IV1‧‧‧反相器
IV2‧‧‧反相器
LAT‧‧‧鎖存元件
N1‧‧‧NMOS電晶體
N2‧‧‧NMOS電晶體
OUT1‧‧‧輸出信號
OUT2‧‧‧輸出信號
Q‧‧‧輸出資料/輸出端子
RCLK_DO‧‧‧上升時脈
RDQSI_1‧‧‧時脈信號
RDQSI_2‧‧‧內部時脈信號
RDQSP‧‧‧上升時脈
RESET‧‧‧重設信號
RST‧‧‧重設信號
SET‧‧‧設定信號
TM_EN‧‧‧測試模式信號
當結合隨附圖式進行考慮時，參考以下詳細描述，本發明之以上及其他特徵及優點將變得易於顯而易見，在該等圖式中：圖1為根據一實施例的說明半導體測試裝置之方塊圖。
圖2為根據一實施例的說明圖1之半導體測試裝置在正常模式中之操作的時序圖。
圖3為根據一實施例的說明圖1之半導體測試裝置在測試模式中之操作的時序圖。
圖4為根據一實施例的說明圖1所展示之資料產生器的詳細電路 圖。
圖5為根據另一實施例的說明半導體測試裝置之方塊圖。
圖6為根據一實施例的說明圖5所展示之半導體測試裝置之操作的時序圖。
圖7為根據一實施例的說明圖5所展示之資料比較器的詳細電路圖。
圖8為根據一實施例的說明圖5所展示之資料累加器的詳細電路圖。
現在將詳細地參考本發明之某些實施例，且在隨附圖式中說明該等實施例之實例。在任何可能之處，將貫穿該等圖式使用相同參考編號以指相同或類似部分。
圖1為根據一實施例的說明半導體測試裝置之方塊圖。半導體測試裝置實施於資料輸入路徑中。
參看圖1，半導體測試裝置包括輸入測試電路100及內部邏輯電路200。輸入測試電路100包括輸入緩衝器110、時脈緩衝器120、資料鎖存電路130及資料產生器140。
輸入緩衝器110緩衝外部輸入資料D，且將經緩衝外部輸入資料EXT_DATA輸出至資料鎖存電路130。時脈緩衝器120緩衝外部時脈E_DQS以產生時脈信號RDQSI_1，或回應於測試模式信號TM_EN而產生內部時脈信號RDQSI_2。
時脈緩衝器120包括外部時脈緩衝器121及時脈產生器122。外部時脈緩衝器121緩衝外部時脈E_DQS以產生時脈信號RDQSI_1，且將時脈信號RDQSI_1輸出至資料鎖存電路130。時脈產生器122在測試模式期間回應於測試模式信號TM_EN而產生內部時脈信號RDQSI_2，且將內部時脈信號RDQSI_2輸出至資料產生器140及內部邏輯電路 200。
資料鎖存電路130回應於由外部時脈緩衝器121產生之時脈信號RDQSI_1而鎖存經緩衝外部輸入資料EXT_DATA，且將經鎖存外部輸入資料EXT_DATA作為輸入資料DIAB_R及DIAB_F而輸出至內部邏輯電路200。此外，資料鎖存電路130回應於由時脈產生器122產生之內部時脈信號RDQSI_2而鎖存來自資料產生器140之內部資料INT_DATA，且將經鎖存內部資料INT_DATA作為輸入資料DIAB_R及DIAB_F而輸出至內部邏輯電路200。在一實施例中，輸入資料DIAB_R及DIAB_F包括雙資料速率(DDR)資料。
資料產生器140回應於內部時脈信號RDQSI_2而產生內部資料INT_DATA，且將內部資料INT_DATA輸出至資料鎖存電路130。
在測試模式期間，根據一實施例之半導體測試裝置阻擋外部時脈E_DQS及經緩衝外部輸入資料EXT_DATA，且回應於內部時脈信號RDQSI_2而鎖存內部資料INT_DATA，且基於內部資料INT_DATA而產生輸入資料DIAB_R及DIAB_F。亦即，半導體測試裝置在時脈產生器122中建立內部時脈信號RDQSI_2之時脈週期，以便在測試模式期間以所要速度來測試內部資料INT_DATA。
因此，根據一實施例之半導體測試裝置可藉由在封裝之前在晶圓級下以高速度來有效地測試輸入資料而縮減產品製作時程(turn around time)TAT。
圖2為根據一實施例的說明圖1之半導體測試裝置在正常模式中之操作的時序圖。將參看圖1來描述半導體測試裝置在正常模式中之操作。
在正常模式期間，輸入緩衝器110緩衝外部輸入資料D，且將經緩衝外部輸入資料EXT_DATA輸出至資料鎖存電路130。外部時脈緩衝器121藉由緩衝外部時脈E_DQS來產生時脈信號RDQSI_1，且將時 脈信號RDQSI_1輸出至資料鎖存電路130。在正常模式中，外部時脈緩衝器121操作，且時脈產生器122不操作。
在正常模式中，資料鎖存電路130回應於由外部時脈緩衝器121產生之時脈信號RDQSI_1而產生上升時脈RDQSP及下降時脈FDQSP。上升時脈RDQSP為藉由鎖存時脈信號RDQSI_1之上升邊緣歷時預定時間而啟用的時脈。下降時脈FDQSP為藉由鎖存時脈信號RDQSI_1之下降邊緣歷時預定時間而啟用的時脈。
資料鎖存電路130回應於上升時脈RDQSP而鎖存經緩衝外部輸入資料EXT_DATA，且將輸入資料DIAB_R輸出至內部邏輯電路200。資料鎖存電路130回應於下降時脈FDQSP而鎖存經緩衝外部輸入資料EXT_DATA，且將輸入資料DIAB_F輸出至內部邏輯電路200。
在此實施例中，資料D0、D2及D4係與上升時脈RDQSP同步，且輸出至內部邏輯電路200。資料D1及D3係與下降時脈FDQSP同步，且輸出至內部邏輯電路200。
圖3為根據一實施例的說明圖1之半導體測試裝置在測試模式中之操作的時序圖。將參看圖1來描述半導體測試裝置在測試模式中之操作。
在測試模式期間，時脈產生器122回應於用於執行高速測試操作之測試模式信號TM_EN而產生具有預定週期之內部時脈信號RDQSI_2，且將內部時脈信號RDQSI_2輸出至資料鎖存電路130、資料產生器140及內部邏輯電路200。在測試模式中，時脈產生器122操作，且輸入緩衝器110不操作。
在測試模式中，資料產生器140回應於由時脈產生器122產生之內部時脈信號RDQSI_2而產生上升時脈RDQSP及下降時脈FDQSP。上升時脈RDQSP為藉由鎖存內部時脈信號RDQSI_2之上升邊緣歷時預定時間而啟用的時脈。下降時脈FDQSP為藉由鎖存內部時脈信號 RDQSI_2之下降邊緣歷時預定時間而啟用的時脈。
資料產生器140回應於上升時脈RDQSP而產生內部資料INT_DATA，且將內部資料INT_DATA輸出至資料鎖存電路130。此外，資料產生器140回應於下降時脈FDQSP而產生內部資料INT_DATA，且將內部資料INT_DATA輸出至資料鎖存電路130。
資料鎖存電路130回應於上升時脈RDQSP而鎖存內部資料INT_DATA，且將經鎖存內部資料INT_DATA作為輸入資料DIAB_R而輸出至內部邏輯電路200。此外，資料鎖存電路130回應於下降時脈FDQSP而鎖存內部資料INT_DATA，且將經鎖存內部資料INT_DATA作為輸入資料DIAB_F而輸出至內部邏輯電路200。
在此實施例中，資料D0、D2及D4係與上升時脈RDQSP同步，且接著輸出至內部邏輯電路200。資料D1及D3係與下降時脈FDQSP同步，且接著輸出至內部邏輯電路200。
圖4為根據一實施例的說明圖1所展示之資料產生器140的詳細電路圖。資料產生器140包括複數個正反器FF。複數個正反器FF彼此串聯地耦接，使得該等正反器FF與上升時脈RDQSP之上升邊緣及下降時脈FDQSP之上升邊緣同步地操作。該等正反器FF中每一者可回應於上升時脈RDQSP及下降時脈FDQSP而對輸入資料D進行正反操作，且輸出正反操作結果作為輸出資料Q。
將自最後級正反器FF產生之內部資料INT_DATA作為輸入資料D而回饋至第一級正反器FF。可回應於設定信號SET而將該等正反器FF初始化至設定狀態，或可回應於重設信號RST而將該等正反器FF初始化至重設狀態。
可將設定信號SET及重設信號RST分別輸入至個別正反器FF。因此，分別控制該等正反器FF，使得可在所要循環內輸出所要資料型樣。亦即，所要資料型樣之循環可取決於操作之正反器FF的數目而改 變，且重複所要資料型樣之循環。因此，可藉由調整正反器FF之數目來靈活地改變被輸入至內部邏輯電路200之資料型樣。
儘管本發明之一實施例揭示出資料產生器140包括四個正反器FF，但實施例並不限於此情形。在另一實施例中，資料產生器140包括四個以上或四個以下正反器FF改變。
隨著CMOS積體電路(IC)技術之發展，半導體裝置之整合度正快速地增加，且半導體裝置之操作速度亦正快速地增加。因此，根據一實施例之晶圓級測試裝置以高頻率來測試複數個半導體裝置。
由於現有晶圓級測試裝置不支援半導體裝置之高頻率或高操作速度，故需求一種用於以較高頻率來執行晶圓級測試操作之技術以測試以高速度而操作之半導體裝置(例如，半導體記憶體裝置)。出於此目的，根據一實施例之半導體測試裝置使用內部時脈信號而以高頻率來測試半導體裝置。
圖5為根據另一實施例的說明半導體測試裝置之方塊圖。圖5所展示之半導體測試裝置實施於資料輸出路徑中，且因此可與圖1所展示之半導體測試裝置一起執行高速測試操作。
參看圖5，半導體測試裝置包括輸出測試電路300及測試電路400。輸出測試電路300包括預驅動器310、資料產生器320、內部預驅動器330、資料比較器340、資料累加器350及輸出驅動器360。
預驅動器310分別回應於上升時脈RCLK_DO及下降時脈FCLK_DO而驅動輸出資料DOAB_R及DOAB_F，且將輸出信號OUT1輸出至資料比較器340及輸出驅動器360。亦即，回應於上升時脈RCLK_DO而驅動輸出資料DOAB_R，且回應於下降時脈FCLK_DO而驅動輸出資料DOAB_F。在一實施例中，輸出資料DOAB_R及DOAB_F係自諸如圖1之內部邏輯電路200的內部邏輯電路之頁面緩衝器輸出。
資料產生器320分別回應於上升時脈RCLK_DO及下降時脈FCLK_DO而產生輸出資料DOABI_R及DOABI_F，且將輸出資料DOABI_R及DOABI_F輸出至內部預驅動器330。輸出資料DOABI_R及DOABI_F為資料產生器320中產生之預期資料。在一實施例中，輸出資料DOABI_R及DOABI_F對應於圖1所展示之資料產生器140中產生的內部資料INT_DATA。
內部預驅動器330分別回應於上升時脈RCLK_DO及下降時脈FCLK_DO而驅動輸出資料DOABI_R及DOABI_F，且將輸出信號OUT2輸出至資料比較器340。亦即，回應於上升時脈RCLK_DO而驅動輸出資料DOABI_R，且回應於下降時脈FCLK_DO而驅動輸出資料DOABI_F。
資料比較器340比較預驅動器310之輸出信號OUT1與內部預驅動器330之輸出信號OUT2，且將比較信號COM輸出至資料累加器350。
資料累加器350回應於上升時脈RCLK_DO及下降時脈FCLK_DO而累加比較信號COM，且將經累加結果輸出至輸出驅動器360。在一實施例中，資料累加器350包括鎖存電路。若資料累加器350自資料比較器340接收到未匹配信號，則資料累加器350重設鎖存電路，且將不合格資訊輸出至輸出驅動器360。
在正常模式期間，輸出驅動器360驅動預驅動器310之輸出信號OUT1，且將經驅動結果輸出至測試電路400。在測試模式期間，輸出驅動器360驅動資料累加器350之輸出信號，且將經驅動結果輸出至測試電路400。測試電路400在測試模式期間檢查輸出驅動器360之輸出資料，使得測試電路400可偵測在晶圓級下之高速測試操作中發生於輸出資料中的錯誤。
如上文所描述，根據另一實施例之半導體測試裝置在測試模式期間排除輸出資料DOAB_R及DOAB_F，在內部產生輸出資料 DOABI_R及DOABI_F，且接著將輸出資料DOABI_R及DOABI_F輸出至測試電路400。換言之，半導體測試裝置使用資料產生器320而在內部設定輸出資料，以便在測試模式期間以所要速度來測試輸出資料。
因此，根據另一實施例之半導體測試裝置可藉由在封裝之前在晶圓級下以高速度來有效地測試輸出資料而縮減產品製作時程(TAT)。
圖6為根據一實施例的說明圖5所展示之半導體測試裝置之操作的時序圖。將參看圖5來描述半導體測試裝置之操作。
在一實施例中，內部邏輯電路回應於內部參考時脈INT_RE_N而輸出來自頁面緩衝器之資料。內部參考時脈INT_RE_N可為由包括於內部邏輯電路中之振盪器產生的時脈信號。上升時脈RCLK_DO為藉由鎖存內部參考時脈INT_RE_N之上升邊緣歷時預定時間而啟用的時脈。下降時脈FCLK_DO為藉由鎖存內部參考時脈INT_RE_N之下降邊緣歷時預定時間而啟用的時脈。在一實施例中，內部參考時脈INT_RE_N對應於參看圖1所描述之內部時脈信號RDQSI_2。
預驅動器310分別回應於上升時脈RCLK_DO及下降時脈FCLK_DO而驅動輸出資料DOAB_R及DOAB_F，且將輸出信號OUT1輸出至資料比較器340及輸出驅動器360。
在測試模式期間，資料產生器320分別回應於上升時脈RCLK_DO及下降時脈FCLK_DO而產生及鎖存任意輸出資料DOABI_R及DOABI_F以便執行高速測試操作，且將輸出資料DOABI_R及DOABI_F輸出至內部預驅動器330。資料產生器320回應於上升時脈RCLK_DO之下降邊緣而產生輸出資料DOABI_R，且回應於下降時脈FCLK_DO之下降邊緣而產生輸出資料DOABI_F。
內部預驅動器330驅動在內部產生之輸出資料DOABI_R及DOABI_F，且將輸出信號OUT2輸出至資料比較器340。
預驅動器310及內部預驅動器330兩者回應於上升時脈RCLK_DO及下降時脈FCLK_DO而操作。因此，藉由驅動自內部邏輯電路之頁面緩衝器產生之輸出資料DOAB_R及DOAB_F而獲得的輸出信號OUT1係在與藉由驅動自資料產生器320產生之輸出資料DOABI_R及DOABI_F而獲得的輸出信號OUT2實質上相同的時間輸出。
此後，資料比較器340判定輸出信號OUT1及輸出信號OUT2是否被同時地輸出。亦即，資料比較器340判定回應於上升時脈RCLK_DO而自預驅動器310輸出之資料是否相同於回應於上升時脈RCLK_DO而自內部預驅動器330輸出之資料，及回應於下降FCLK_DO而自預驅動器310輸出之資料是否相同於回應於下降時脈FCLK_DO而自內部預驅動器330輸出之資料。
舉例而言，若上升時脈RCLK_DO之上升邊緣處的輸出信號OUT1及OUT2兩者係由資料D0表示，則資料比較器340判定出自預驅動器310輸出之資料與自內部預驅動器330輸出之資料彼此相同。若下降時脈FCLK_DO之上升邊緣處的輸出信號OUT1及OUT2兩者係由資料D1表示，則資料比較器340判定出自預驅動器310輸出之資料與自內部預驅動器330輸出之資料彼此相同。在此狀況下，資料比較器340輸出低位準之比較信號COM。
另一方面，若上升時脈RCLK_DO之上升邊緣處的輸出信號OUT1係由資料D2表示，而輸出信號OUT2係由資料XX表示，則資料比較器340判定出自預驅動器310輸出之資料與自內部預驅動器330輸出之資料彼此不相同。在此狀況下，資料比較器340輸出高位準之比較信號COM，亦即，輸出資料不合格信號。在輸出高位準之比較信號COM之後，當將上升時脈RCLK_DO停用至低位準時，資料比較器340將比較信號COM改變至低位準。自資料比較器340產生之比較信號COM的值儲存於資料累加器350中。
圖7為根據一實施例的說明圖5所展示之資料比較器340的詳細電路圖。資料比較器340包括用於對輸出信號OUT1及輸出信號OUT2執行互斥或(XOR)運算之XOR閘。
圖8為根據一實施例的說明圖5所展示之資料累加器350的詳細電路圖。資料累加器350包括正反器351及鎖存電路352。正反器351接收比較信號COM作為輸入資料D，且將重設信號RESET輸出至輸出端子Q。正反器351與上升時脈RCLK_DO之下降邊緣及下降時脈FCLK_DO之下降邊緣同步地操作。正反器351係可藉由重設信號RST而初始化。
亦即，若輸出信號OUT1及OUT2彼此匹配，則資料比較器340之比較信號COM轉至低位準。結果，重設信號RESET維持於低位準。另一方面，若輸出信號OUT1及OUT2彼此不匹配，則資料比較器340之比較信號COM轉變至高位準。結果，重設信號RESET轉變至高位準。
鎖存電路352包括鎖存元件LAT以及NMOS電晶體N1及N2。鎖存元件LAT包括以鎖存器之形式而互連的反相器IV1及IV2，使得鎖存元件LAT可鎖存重設信號RESET。
回應於初始重設信號IRST而接通NMOS電晶體N2。亦即，當將初始重設信號IRST啟用至高位準時接通NMOS電晶體N2，使得將儲存於鎖存元件LAT中之信號初始化至低位準。NMOS電晶體N1經由閘極端子而接收重設信號RESET。若重設信號RESET處於高位準，則接通NMOS電晶體N1，使得重設儲存於鎖存元件LAT中之信號，且因此將高位準信號輸出至輸出驅動器360。
舉例而言，若輸出信號OUT1及OUT2匹配且比較信號COM係在低位準下輸出，則不接通NMOS電晶體N1。結果，鎖存電路352將經初始化低位準信號輸出至輸出驅動器360。若輸出驅動器360基於來自 資料累加器350之鎖存電路352的低位準信號來輸出低位準資料，則測試電路400判定出資料合格，亦即，偵測到資料合格狀態。
另一方面，若輸出信號OUT1及OUT2失配且比較信號COM係在高位準下輸出，則接通NMOS電晶體N1。結果，鎖存電路352將高位準信號輸出至輸出驅動器360。若輸出驅動器360基於來自資料累加器350之鎖存電路352的高位準信號來輸出高位準信號，則測試電路400判定出存在資料錯誤，亦即，偵測到資料不合格狀態。
如上文所描述，根據一實施例之半導體測試裝置在內部產生用於高速測試操作中之內部時脈及內部資料而不接收外部時脈及外部資料。結果，半導體測試裝置可以高速度來有效地測試輸入/輸出(I/O)資料。
自以上描述顯而易見，根據一實施例之半導體測試裝置排除外部資料及外部時脈，且在內部產生資料及時脈信號。結果，半導體測試裝置可使用在內部產生之資料及時脈信號而以高速度來有效地測試雙資料速率(DDR)，從而引起半導體測試裝置之產品製作時程TAT縮減。
熟習此項技術者應瞭解，在不脫離本發明之精神及本質特性的情況下，可以不同於本文所闡述之方式的特定方式來進行本發明之實施例。因此，以上實施例應在所有態樣中被認作說明性的而非限制性的。本發明之範疇應由隨附申請專利範圍及其法律等效者判定，而非由以上描述判定，且在隨附申請專利範圍之意義及等效範圍內的所有改變意欲包含於本發明之範疇中。又，對於熟習此項技術者很顯然，在隨附申請專利範圍中之每一其他請求項中未明地確敍述的請求項可被組合地呈現為本發明之一實施例，或在申請本申請案之後藉由後續修正而包括為一新請求項。
儘管已描述依據本發明之數項說明性實施例，但應理解，可由 熟習此項技術者設計出將屬於本發明之原理之精神及範疇的眾多其他修改及實施例。特定而言，在組件部分及/或排列方面可能存在屬於揭示內容、圖式及隨附申請專利範圍之範疇的眾多變化及修改。除了組件部分及/或排列之變化及修改以外，替代性用途對於熟習此項技術者亦將顯而易見。

Claims (9)

  1. 一種半導體測試裝置，其包含：一時脈產生器，其適合於在一測試模式期間回應於一測試模式信號而產生一內部時脈信號；一資料產生器，其適合於回應於該內部時脈信號而產生內部資料；及一資料鎖存電路，其適合於回應於該內部時脈信號而鎖存該內部資料，且將與該內部時脈信號之一上升邊緣同步的一上升時脈、與該內部時脈信號之一下降邊緣同步的一下降時脈及該經鎖存資料輸出至一內部邏輯電路；其中該資料鎖存電路鎖存與一上升時脈之該上升邊緣同步及與該下降時脈之一上升邊緣同步的該內部資料。
  2. 如請求項1之半導體測試裝置，其中該資料產生器回應於該上升時脈及該下降時脈而產生該內部資料。
  3. 如請求項2之半導體測試裝置，其中該資料產生器與該上升時脈之一上升邊緣及該下降時脈之一上升邊緣同步地產生該內部資料。
  4. 如請求項2之半導體測試裝置，其中該資料產生器包括藉由該上升時脈及該下降時脈而驅動之複數個正反器。
  5. 如請求項4之半導體測試裝置，其中該等正反器中每一者與該上升時脈之一上升邊緣及該下降時脈之一上升邊緣同步地操作。
  6. 如請求項4之半導體測試裝置，其中該複數個正反器中每一者接收一設定信號及一重設信號作為輸入信號，且該等正反器彼此獨立地操作。
  7. 如請求項1之半導體測試裝置，其中該資料鎖存電路鎖存與該上 升時脈之該上升邊緣同步的第一內部資料及輸出一第一輸入資料，及鎖存與該下降時脈之該上升邊緣同步的第二內部資料及輸出一第二輸入資料。
  8. 如請求項7之半導體測試裝置，其中該第一輸入資料及該第二輸入資料中每一者為雙資料速率(DDR)資料。
  9. 如請求項1之半導體測試裝置，其中該測試模式係在一晶圓級下執行。
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