TWI550623B - 半導體記憶體元件、測試電路、及其測試操作方法 - Google Patents

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Description

半導體記憶體元件、測試電路、及其測試操作方法
本發明之實例性實施例係關於半導體記憶體元件，且更特定而言係關於一種半導體記憶體元件、一種測試電路、及一種對其之測試操作方法。
廣泛地用於記憶體元件中之一動態隨機存取記憶體(DRAM)包括複數個記憶體胞用於儲存資料。隨著整合於半導體記憶體元件中之記憶體胞之數目增加，測試半導體記憶體元件中之記憶體胞消耗更多時間與金錢。因此，已開發一並行測試方案，並將其應用於測試處於一晶圓或一封裝層級之一半導體記憶體元件之記憶體胞。
根據並行測試方案，將測試資料輸入至一半導體記憶體元件記憶體庫中之兩個或兩個以上記憶體胞。該等記憶體胞儲存並輸出該測試資料。比較所輸出之測試資料以判定該等記憶體胞是否具有一缺陷。
一習用半導體記憶體元件在一晶片上包括一額外測試接針以輸出比較結果(亦即，一測試結果)。為縮減晶片大小，存在對在無額外測試接針之情形下可測試一半導體記憶體元件且減少一測試時間之一電路之需求。
本發明之實例性實施例係關於能夠減少對複數個單元胞之一測試時間之一半導體記憶體元件。
根據本發明之一實例性實施例，一種半導體記憶體元件 包括：複數個組，每一組包括複數個第一記憶體胞及複數個第二記憶體胞；一第一輸入/輸出單元，其經組態以在該等第一記憶體胞與複數個第一資料墊之間傳送第一資料；一第二輸入/輸出單元，其經組態以在該等第二記憶體胞與複數個第二資料墊之間傳送第二資料；一路徑選擇單元，其經組態以在一測試模式期間將透過該等第一資料墊輸入之該第一資料傳送至該等第一記憶體胞及該等第二記憶體胞兩者；及一測試模式控制單元，其經組態以在該測試模式期間比較該等第一記憶體胞與該等第二記憶體胞之該第一資料且基於一比較結果控制該等第一資料墊中之至少一者表示一失敗狀態，其中該測試模式控制單元控制該等第一資料墊中之該一者在一讀取操作完成之後成為一停滯狀態。
根據本發明之另一實例性實施例，一種測試一半導體記憶體元件之方法包括：將透過一資料墊輸入之資料傳送至一記憶體庫之第一記憶體胞及第二記憶體胞；比較該第一記憶體胞之該資料與該第二記憶體胞之該資料以基於該比較結果輸出一失敗偵測信號；藉由回應於在該測試模式期間啟動之一測試模式信號、在輸入一讀取命令時雙態切換之一選通信號而鎖存該失敗偵測信號來產生一失敗鎖存信號；基於該失敗鎖存信號及該模式決策信號來產生一失敗信號；且基於該失敗信號驅動該等資料墊中之至少一者表示一失敗停滯狀態。
下文將參照隨附圖式更詳細地闡述本發明之實例性實施例。然而，本發明可實施為不同形式且不應將其視為限制於本文中所陳述之實施例。而是，提供此等實施例使得本發明將係全面且完整的，且向熟習此項技術者全面傳達本發明之範疇。貫穿本發明，類似參照編號指代貫穿本發明之各圖及實施例之類似部分。
圖1係圖解說明根據本發明之一實施例之一半導體記憶體元件之一方塊圖。
參照圖1，該半導體記憶體元件包括複數個記憶體庫(舉例而言，四個記憶體庫，110至140)、全域輸入/輸出(GIO)線驅動器112至144、寫入驅動器150及寫入驅動器161、管道鎖存單元151及管道鎖存單元169、一多工器162、輸入/輸出(I/O)驅動器172及輸入/輸出(I/O)驅動器174及一測試模式控制單元200。
I/O驅動器172及I/O驅動器174經組態以分別驅動來往於資料墊LDQ及UDQ所輸入/輸出之資料。更詳而言之，I/O驅動器172及I/O驅動器174分別具有輸入緩衝器154及輸入緩衝器164及輸出驅動器158及輸出驅動器168。輸入緩衝器154及輸入緩衝器164分別接收自資料墊LDQ及UDQ輸入之資料。輸入緩衝器154將其接收之資料輸出至寫入驅動器150及多工器162。輸入緩衝器164將其所接收之資料輸出至多工器162。此外，輸出驅動器158及輸出驅動器168分別接收自管道鎖存單元151及管道鎖存單元169輸出之資料，且分別將資料輸出至資料墊LDQ及UDQ。根據本發明 之此實例性實施例，在一測試模式中，輸出驅動器158回應於一失敗停滯信號FAIL_STUCKD而驅動資料墊LDQ維持一高停滯狀態。
寫入驅動器150及寫入驅動器161將資料傳送至記憶體庫110至140之對應記憶體胞。管道鎖存單元151及管道鎖存單元169分別透過輸出驅動器158及168將對應GIO線GIO_L及GIO_U之資料輸出至資料墊LDQ及UDQ。該等記憶體庫110至140中所包括之記憶體胞透過對應之GIO_L及GIO_U儲存資料及輸出所儲存之資料。
根據本發明之此實施例，在該測試模式中，多工器162回應於一測試模式信號TDRM而選擇介於寫入驅動器161與輸入緩衝器154之間的一路徑。此處，測試模式信號TDRM係在對一半導體記憶體元件之測試模式期間啟動之一信號。作為一結果，在寫入驅動器150將自資料墊LDQ輸入之測試資料傳送至耦合至GIO線GIO_L之記憶體胞時，寫入驅動器161亦將自資料墊LDQ輸入之同一測試資料傳送至耦合至GIO線GIO_U之記憶體胞。亦即，寫入驅動器150及161兩者皆自資料墊LDQ接收測試資料且將該測試資料傳送至記憶體庫110至140中之各別記憶體胞。
在一正常模式中，多工器162回應於在正常模式期間解除啟動之測試模式信號TDRM而選擇介於寫入驅動器161與輸入緩衝器164之間的一路徑。作為一結果，寫入驅動器150將自資料墊LDQ輸入之資料傳送至其對應記憶體胞，亦即，耦合至GIO線GIO_L之記憶體胞，且寫入驅動器161 將自資料墊UDQ輸入之資料傳送至其對應記憶體胞，亦即，耦合至GIO線GIO_U之記憶體胞。亦即，寫入驅動器150及161中之每一者接收來自資料墊LDQ及UDQ之各別資料且將該各別資料傳送至記憶體庫110至140中之記憶體胞。
測試模式控制單元200接收自GIO線GIO_L及GIO_U輸出之資料。在該測試模式中，測試模式控制單元200回應於測試模式信號TDRM而比較GIO線GIO_U之資料與GIO線GIO_L之資料，且基於一比較結果輸出失敗停滯信號FAIL_STUCKD。
圖2係圖解說明圖1中所展示之測試模式控制單元200之一方塊圖。此後，方便起見，將作為一實例闡釋其中提供8個GIO線GIO_U與8個GIO線GIO_L及8個資料墊LDQ與8個資料墊UDQ之一實例性情形。
參照圖2，測試模式控制單元200包括一失敗偵測單元210及一鎖存單元220及一測試信號產生單元230以及一失敗信號輸出單元250。
失敗偵測單元210比較GIO線GIO_U之資料UDQ x GIO<0：7>與GIO線GIO_L之資料LDQ x GIO<0：7>以輸出一失敗偵測信號GIO128SUM。當GIO線GIO_U之資料UDQ x GIO<0：7>中之任一者與GIO線之資料LDQ x GIO<0：7>中之一對應者不同時，解除啟動失敗偵測信號GIO128SUM。
鎖存單元220回應於測試模式信號TDRM及一選通信號GIOSTRB而鎖存失敗偵測信號GIO128SUM以輸出一失敗 鎖存信號GIOA。選通信號GIOSTRB可基於管道鎖存單元151及169中所使用之一管道輸入選通信號PINSTB而產生，此與一讀取命令同步。根據本發明之此實例性實施例，在封裝測試模式期間，鎖存單元220輸出失敗鎖存信號GIOA，在失敗偵測信號GIO128SUM解除啟動之後，失敗鎖存信號GIOA停滯處於一預定邏輯位準，而無論選通信號GIOSTRB如何。
測試信號產生單元230基於失敗鎖存信號GIOA及測試模式信號TDRM而產生一測試信號FAIL_STUCK。
失敗信號輸出單元250接收測試信號FAIL_STUCK且回應於一測試輸出信號TDRM_OUT而輸出失敗停滯信號FAIL_STUCKD。此處，在一測試模式(諸如封裝測試模式)下，在藉由管道鎖存單元151透過第一資料墊LDQ0至第八資料墊LDQ7輸出GIO線GIO_L之測試資料之後，啟動測試輸出信號TDRM_OUT。此處，失敗信號輸出單元250輸出失敗停滯信號FAIL_STUCKD以將第一資料墊LDQ0驅動至一高/低停滯狀態。
如上文所闡述，在正常模式中，管道鎖存單元151自GIO線GIO_L接收資料LDQ x GIO<0：7>，且將資料DATA<0：7>輸出至輸出驅動器158。作為一結果，輸出驅動器158將資料DATA<0：7>輸出至第一資料墊LDQ0至第八資料墊LDQ7中之對應資料墊，且因此正常地執行讀取操作。
相反，在測試模式中，測試模式控制單元200比較GIO 線GIO_U之資料UDQ x GIO<0：7>與GIO線GIO_L之資料LDQ x GIO<0：7>，且回應於一比較結果而輸出失敗停滯信號FAIL_STUCKD。作為一結果，當發生一失敗時，輸出驅動器158回應於失敗停滯信號FAIL_STUCKD而將第一資料墊LDQ0驅動至一高停滯狀態，且因此，第一資料墊LDQ0展示該半導體記憶體元件之一故障。
在圖2中，將失敗停滯信號FAIL_STUCKD輸入至驅動第一資料墊LDQ0之輸出驅動器158。然而，在一較佳實施例中，可將失敗停滯信號FAIL_STUCKD輸入至驅動第一資料墊LDQ0至第八資料墊LDQ7之所有輸出驅動器158，使得所有資料墊LDQ0至LDQ7可表示該半導體記憶體元件之一故障。在另一實施例中，可在失敗信號輸出單元250與驅動第一資料墊LDQ1至第八資料墊LDQ7之輸出驅動器158中之每一者之間提供一切換單元。該切換單元可將失敗停滯信號FAIL_STUCKD提供至任何數目個選定輸出驅動器158用於控制資料墊LDQ0至LDQ7中之哪些指示該半導體記憶體元件之一故障。此外，可藉由一外部命令控制該切換單元或可用一金屬選擇實施該切換單元。
圖3係圖解說明圖2中所展示之失敗偵測單元210之一電路圖。
參照圖3，失敗偵測單元210包括一比較單元212及一總和單元214。比較單元212包括複數個(舉例而言)「互斥反或」閘212_1至212_64，其經組態以接收各別資料UDQ x GIO<0：7>及LDQ x GIO<0：7>。總和單元214包括(舉例而 言)一「及」閘216，「及」閘216經組態以接收複數個「互斥反或」閘212_1至212_64之輸出。
「互斥反或」閘212_1至212_64中之每一者在對應資料UDQ x GIO<0：7>與LDQ x GIO<0：7>彼此相同時啟動其輸出信號。「及」閘216在「互斥反或」閘212_1至212_64之所有輸出信號啟動時啟動失敗偵測信號GIO128SUM，但在「互斥反或」閘212_1至212_64中之輸出信號中之任一者解除啟動時解除啟動失敗偵測信號GIO128SUM。
因此，失敗偵測單元210在資料UDQ x GIO<0：7>中之任一者與資料LDQ x GIO<0：7>中之一對應者不同時解除啟動失敗偵測信號GIO128SUM。
圖4A係圖解說明圖2中所展示之鎖存單元220之一電路圖。
參照圖4A，鎖存單元220包括一延遲控制單元221、一組合單元225、一D正反器227及一反相器228。
延遲控制單元221回應於測試模式信號TDRM而啟用，且延遲選通信號GIOSTRB以輸出一經延遲選通信號GIOSTRBD。參照起見，延遲控制單元221將選通信號GIOSTRB延遲對應於失敗偵測單元210產生失敗偵測信號GIO128SUM所花費之一時間之一延遲量。作為一結果，經延遲選通信號GIOSTRBD與失敗偵測信號GIO128SUM同步。此處，選通信號GIOSTRB係基於與一讀取命令同步產生之一管道輸入選通信號PINSTB來產生。
組合單元225組合經延遲選通信號GIOSTRBD與失敗鎖 存信號GIOA(其係自反相器228回饋)以輸出D正反器227之一時脈信號GIOSTRBD_D。詳而言之，組合單元225包括一「反或」閘225_1及一反相器225_2，其對所回饋之失敗鎖存信號GIOA及經延遲選通信號GIOSTRBD執行一「或」運算。
D正反器227鎖存與時脈信號GIOSTRBD_D同步之失敗偵測信號GIO128SUM。本文中，回應於測試模式信號TDRM來重設D正反器227。最終，反相器228藉由將D正反器227之一輸出信號反相來輸出失敗鎖存信號GIOA。
下文中，將參照圖4A及圖4B詳細地闡釋鎖存單元220之一操作。
圖4B係圖解說明鎖存單元220之一操作之一時序圖。
在一測試模式中，自資料墊LDQ輸入測試資料且將測試資料傳送至該等記憶體庫中之各別記憶體胞。
在輸入一讀取命令之後，將儲存於該等記憶體庫中之各別記憶體胞中之測試資料載入於對應GIO線GIO_L及GIO_U上作為資料UDQ x GIO<0：7>及LDQ x GIO<0：7>。鎖存單元220之延遲控制單元221回應於測試模式信號TDRM而啟用，且藉由使選通信號GIOSTRB延遲來輸出經延遲選通信號GIOSTRBD。組合單元225基於經延遲選通信號GIOSTRBD將時脈信號GIOSTRBD_D輸出至D正反器227，且D正反器227鎖存與時脈信號GIOSTRBD_D同步之失敗偵測信號GIO128SUM。最終，反相器228藉由將D正反器227之輸出信號反相來輸出失敗鎖存信號GIOA。
假設失敗偵測信號GIO128SUM在封裝測試模式中變得解除啟動。此時，組合單元225基於自D正反器227及反相器228回饋之失敗鎖存信號GIOA而輸出固定至一邏輯高位準之時脈信號GIOSTRBD_D。作為一結果，D正反器227處於一停滯狀態中，且因此，將失敗鎖存信號GIOA鎖存至一邏輯高位準。因此，在封裝測試模式中，一旦發生一失敗，鎖存單元220便鎖存並輸出具有一邏輯高位準之失敗鎖存信號GIOA。
圖5係圖解說明圖2中所展示之一測試信號產生單元230之一方塊圖。
參照圖5，測試信號產生單元230包括一「反及」閘232及一反相器234。「反及」閘232及反相器234對測試模式信號TDRM及失敗鎖存信號GIOA執行一「及」運算，且輸出測試信號FAIL_STUCK。因此，測試信號產生單元230在測試模式信號TDRM在封裝測試模式中啟動時輸出失敗鎖存信號GIOA作為測試信號FAIL_STUCK。
圖6係圖解說明圖2中所展示之失敗信號輸出單元250及輸出驅動器158之一電路圖。
參照圖6，失敗信號輸出單元250包括一失敗停滯信號輸出單元252，失敗停滯信號輸出單元252接收測試信號FAIL_STUCK以回應於測試輸出信號TDRM_OUT而將失敗停滯信號FAIL_STUCKD輸出至一節點NODE_A。失敗停滯信號輸出單元252可實施有(舉例而言)一傳送閘252_1，傳送閘252_1經組態以回應於測試輸出信號TDRM_OUT而選 擇性地輸出測試信號FAIL_STUCK作為失敗停滯信號FAIL_STUCKD。
在其中啟動測試輸出信號TDRM_OUT之情形中，傳送閘252_1輸出測試信號FAIL_STUCK作為失敗停滯信號FAIL_STUCKD。相反，在其中解除啟動測試輸出信號TDRM_OUT之情形中，傳送閘252_1停用以不傳送測試信號FAIL_STUCK作為失敗停滯信號FAIL_STUCKD。此處，在封裝測試模式中，在藉由圖1中所展示之管道鎖存單元151將透過資料墊LDQ輸出GIO線GIO_L之測試資料之後啟動測試輸出信號TDRM_OUT。
同時，輸出驅動器158包括一傳送閘158_2、反相器158_3及反相器158_5、一上拉驅動器158_4及一下拉驅動器158_7。
傳送閘158_2回應於一時脈信號CLK_DO而接收至節點NODE_A之輸入資料DATA。反相器158_3將節點NODE_A處之一信號反相以驅動上拉驅動器158_4，且反相器158_5將節點NODE_A處之信號反相以驅動下拉驅動器158_7。上拉驅動器158_4及下拉驅動器158_7分別回應於反相器158_3及反相器158_5之輸出而接通/關斷。
在正常模式中，解除啟動測試信號FAIL_STUCK。在一讀取操作期間，輸出驅動器158回應於時脈信號CLK_DO而驅動輸入資料DATA被拉高或拉低。雖然未展示，但在該讀取操作完成後，上拉驅動器158_4及下拉驅動器158_7兩者可經驅動而關斷。作為一結果，資料墊LDQ在讀取操 作完成之後處於一高阻抗狀態中。
在封裝測試模式期間，由於在將GIO線GIO_L之資料輸出至資料墊LDQ之後啟動測試輸出信號TDRM_OUT，因而失敗停滯信號輸出單元252基於測試信號FAIL_STUCK輸出失敗停滯信號FAIL_STUCKD。當失敗停滯信號FAIL_STUCKD由於一故障而啟動時，上拉驅動器158_4接通，而下拉驅動器158_7關斷。因此，資料墊LDQ變成一供應電壓位準，且回應於失敗停滯信號FAIL_STUCKD而維持一高停滯狀態。
下文中，參照圖1至圖7B，更詳細地闡釋該半導體記憶體元件之一操作。
圖7A至圖7B係圖解說明根據本發明之一實例性實施例之一半導體記憶體元件之一操作之時序圖。更具體而言，圖7A係圖解說明處於正常模式中之一操作之一時序圖，且圖7B係圖解說明封裝測試模式之一操作之一時序圖。
參照圖7A，在正常模式中，當輸入一讀取命令時，將儲存於該等記憶體庫中之各別記憶體胞中之資料載入於對應GIO線GIO_L及GIO_U上。管道鎖存單元151及管道鎖存單元169回應於管道鎖存輸入控制信號PIN<0：4>而接收並鎖存GIO線GIO_L及GIO_U之資料，且回應於管道鎖存輸出控制信號POUT<0：4>而將資料輸出至資料墊LDQ及UDQ。參照起見，雖然未展示，但在每一讀取操作完成後，上拉驅動器158_4及下拉驅動器158_7兩者皆經驅動以關斷。作為一結果，資料墊LDQ在每一讀取操作完成之後處於一高 阻抗狀態中。
參照圖7B，在封裝測試模式中，當輸入一讀取命令時，將儲存於該等記憶體庫之各別記憶體胞中之資料載入於對應GIO線GIO_L及GIO_U上。測試模式控制單元200之失敗偵測單元210比較GIO線GIO_U之資料UDQ x GIO<0：7>與GIO線GIO_L之資料LDQ x GIO<0：7>以輸出失敗偵測信號GIO128SUM。鎖存單元220回應於與每一讀取命令同步啟動之選通信號GIOSTRB而鎖存失敗偵測信號GIO128SUM。
當GIO線GIO_U之資料UDQ x GIO<0：7>中之任一者與GIO線GIO_L之資料LDQ x GIO<0：7>中之一對應者不同時，解除啟動失敗偵測信號GIO128SUM，且啟動失敗鎖存信號GIOA。此時，將啟動之失敗鎖存信號GIOA回饋至組合單元225，組合單元225將時脈信號GIOSTRBD_D輸出為停滯在某一邏輯位準。作為一結果，一旦失敗偵測信號GIO128SUM解除啟動，鎖存單元220便將失敗鎖存信號GIOA輸出為停滯在某一邏輯位準，而無論選通信號GIOSTRB如何。
測試信號產生單元230基於失敗鎖存信號GIOA及測試模式信號TDRM產生測試信號FAIL_STUCK。當在透過資料墊LDQ輸出GIO線GIO_L之資料之後啟動測試輸出信號TDRM_OUT時，失敗信號輸出單元250啟動失敗停滯信號FAIL_STUCKD以將資料墊LDQ驅動至一高/低停滯狀態。因此，在封裝測試模式中，在透過資料墊LDQ輸出GIO線 GIO_L之資料之後，可將資料墊LDQ驅動至一高/低停滯狀態以展示一失敗狀態。
根據本發明之該實例性實施例，在一測試模式中，將自一資料墊LDQ輸入之資料同時傳送至GIO線GIO_L及GIO_U兩者，GIO線GIO_L及GIO_U耦合至記憶體庫中之複數個單元胞，且一測試模式控制單元比較GIO線GIO_U之資料與GIO線GIO_L之資料以基於一比較結果輸出一失敗信號。因此，可縮減/減少用於測試該等記憶體庫中之複數個單元胞之一時間。
此外，根據本發明之實例性實施例，根據一測試模式提供用於表示一失敗狀態之各種方法。舉例而言，在該封裝測試模式中，一旦偵測到具有一缺陷之記憶體胞，該測試模式控制單元便輸出失敗信號以維持一預定邏輯位準。此後，一輸出驅動器回應於該測試輸出信號而將資料墊LDQ驅動為停滯處於一高/低狀態中。
儘管參照本發明之實例性實施例來特定展示及闡述本發明，但熟習此項技術者應理解，可在本文中作出形式及細節上之各種改變，而不背離由下文申請專利範圍所定義之本發明之精神及範疇。
因此，上文僅係舉例而言而非意欲具有限制性。舉例而言，本文中所圖解說明及所闡述之器件之任何數目僅係舉例而言。僅如以下申請專利範圍及其等效內容所定義來限制本發明。
110‧‧‧記憶體庫
112‧‧‧全域輸入/輸出(GIO)線驅動器
114‧‧‧全域輸入/輸出(GIO)線驅動器
120‧‧‧記憶體庫
122‧‧‧全域輸入/輸出(GIO)線驅動器
124‧‧‧全域輸入/輸出(GIO)線驅動器
130‧‧‧記憶體庫
132‧‧‧全域輸入/輸出(GIO)線驅動器
134‧‧‧全域輸入/輸出(GIO)線驅動器
140‧‧‧記憶體庫
142‧‧‧全域輸入/輸出(GIO)線驅動器
144‧‧‧全域輸入/輸出(GIO)線驅動器
150‧‧‧寫入驅動器
151‧‧‧管道鎖存單元
154‧‧‧輸入緩衝器
158‧‧‧輸出驅動器
158_2‧‧‧傳送閘
158_3‧‧‧「反及」閘
158_4‧‧‧上拉驅動器
158_5‧‧‧反相器
158_6‧‧‧「反或」閘
158_7‧‧‧下拉驅動器
158_8‧‧‧反相器
161‧‧‧寫入驅動器
162‧‧‧多工器
164‧‧‧輸入緩衝器
168‧‧‧輸出驅動器
169‧‧‧管道鎖存單元
172‧‧‧輸入/輸出驅動器
174‧‧‧輸入/輸出驅動器
200‧‧‧測試模式控制單元
210‧‧‧失敗偵測單元
212‧‧‧比較單元
212_1‧‧‧「互斥反或」閘
212_2‧‧‧「互斥反或」閘
212_63‧‧‧「互斥反或」閘
212_64‧‧‧「互斥反或」閘
212_j‧‧‧「互斥反或」閘
214‧‧‧總和單元
216‧‧‧「及」閘
220‧‧‧鎖存單元
221‧‧‧延遲控制單元
225‧‧‧組合單元
225_1‧‧‧「反或」閘
225_2‧‧‧反相器
227‧‧‧D正反器
228‧‧‧反相器
230‧‧‧第一測試信號產生單元
232‧‧‧「反及」閘
234‧‧‧反相器
250‧‧‧失敗信號輸出單元
252‧‧‧失敗停滯信號輸出單元
252_1‧‧‧傳送閘
CLK‧‧‧時脈
CLK_DO‧‧‧時脈信號
DATA‧‧‧資料
DATA<0>‧‧‧資料
DATA<1>‧‧‧資料
DATA<7>‧‧‧資料
DQ‧‧‧墊
FAIL_STUCK‧‧‧第一測試信號
FAIL_STUCKD‧‧‧失敗停滯信號
GIO_L‧‧‧全域輸入/輸出線
GIO_U‧‧‧全域輸入/輸出線
GIO128SUM‧‧‧失敗偵測信號
GIOA‧‧‧失敗鎖存信號
GIOSTRB‧‧‧選通信號
GIOSTRBD‧‧‧經延遲選通信號
GIOSTRBD_D‧‧‧時脈信號
L3‧‧‧輸出
L4‧‧‧輸出
L5‧‧‧輸出
L6‧‧‧輸出
LDQ‧‧‧資料墊
LDQ 0 GIO<0：7>‧‧‧資料
LDQ 1 GIO<0：7>‧‧‧資料
LDQ 7 GIO<0：7>‧‧‧資料
LDQ x GIO<0：7>‧‧‧資料
LDQ0‧‧‧資料墊
LDQ1‧‧‧資料墊
LDQ7‧‧‧資料墊
PDATA‧‧‧管道輸出資料
PIN<0：4>‧‧‧管道鎖存輸入控制信號
PIND<0：4>‧‧‧經延遲管道鎖存輸入控制信號
POUT<0：4>‧‧‧管道鎖存輸出控制信號
POUTEN‧‧‧管道鎖存輸出啟用信號
TDRM‧‧‧測試模式信號
TDRM_OUT‧‧‧測試輸出信號
UDQ‧‧‧資料墊
UDQ x GIO<0：7>‧‧‧資料
圖1圖解說明圖解說明根據本發明之一實例性實施例之一半導體記憶體元件之一方塊圖。
圖2係圖解說明圖1中所展示之一測試模式控制單元、一輸出驅動器及一管道鎖存單元之一方塊圖。
圖3係圖解說明圖2中所展示之一比較單元之一電路圖。
圖4A係圖解說明圖2中所展示之一鎖存單元之一電路圖。
圖4B係圖解說明根據本發明之一實例性實施例之鎖存單元之一操作之一時序圖。
圖5係圖解說明圖2中所展示之一測試信號產生單元之一方塊圖。
圖6係圖解說明圖2中所展示之一失敗信號輸出單元及一輸出驅動器之一電路圖。
圖7A及圖7B係圖解說明根據本發明之一實例性實施例之一半導體記憶體元件之一操作之時序圖。
110‧‧‧記憶體庫
112‧‧‧全域輸入/輸出(GIO)線驅動器
114‧‧‧全域輸入/輸出(GIO)線驅動器
120‧‧‧記憶體庫
122‧‧‧全域輸入/輸出(GIO)線驅動器
124‧‧‧全域輸入/輸出(GIO)線驅動器
130‧‧‧記憶體庫
132‧‧‧全域輸入/輸出(GIO)線驅動器
134‧‧‧全域輸入/輸出(GIO)線驅動器
140‧‧‧記憶體庫
142‧‧‧全域輸入/輸出(GIO)線驅動器
144‧‧‧全域輸入/輸出(GIO)線驅動器
150‧‧‧寫入驅動器
151‧‧‧管道鎖存單元
154‧‧‧輸入緩衝器
158‧‧‧輸出驅動器
161‧‧‧寫入驅動器
162‧‧‧多工器
164‧‧‧輸入緩衝器
168‧‧‧輸出驅動器
169‧‧‧管道鎖存單元
172‧‧‧輸入/輸出驅動器
174‧‧‧輸入/輸出驅動器
200‧‧‧測試模式控制單元
FAIL_STUCKD‧‧‧失敗停滯信號
GIO_L‧‧‧全域輸入/輸出線
GIO_U‧‧‧全域輸入/輸出線
GIOSTRB‧‧‧選通信號
LDQ‧‧‧資料墊
TDRM‧‧‧測試模式信號
UDQ‧‧‧資料墊

Claims (16)

  1. 一種半導體記憶體元件，其包含：複數個記憶體庫，每一記憶體庫包括複數個第一記憶體胞及複數個第二記憶體胞；一第一輸入/輸出單元，其經組態以在該等第一記憶體胞與複數個第一資料墊之間傳送第一資料；一第二輸入/輸出單元，其經組態以在該等第二記憶體胞與複數個第二資料墊之間傳送第二資料；一路徑選擇單元，其經組態以在一測試模式期間將透過該等第一資料墊輸入之該第一資料傳送至該等第一記憶體胞及該等第二記憶體胞兩者；及一測試模式控制單元，其經組態以在該測試模式期間比較該等第一記憶體胞與該等第二記憶體胞之該第一資料，且基於一比較結果控制該等第一資料墊中之至少一者以表示一失敗狀態，其中該測試模式控制單元在一讀取操作完成之後將該等第一資料墊中之該一者控制至一停滯狀態，其中該測試模式控制單元包含：一失敗偵測單元，其經組態以比較該等第一記憶體胞之該第一資料與該等第二記憶體胞之該第一資料以基於該比較結果輸出一失敗偵測信號；一鎖存單元，其經組態以回應於在該測試模式期間啟動之一測試模式信號及在輸入一讀取命令時雙態切換之一選通信號而鎖存該失敗偵測信號且輸出一失敗鎖 存信號；一測試信號產生單元，其經組態以基於該失敗鎖存信號及該測試模式信號而產生一測試信號；及一失敗信號輸出單元，其經組態以回應於該測試信號及一測試輸出信號而輸出一失敗信號，在透過該等第一資料墊輸出資料之後而啟動該測試輸出信號。
  2. 如請求項1之半導體記憶體元件，其進一步包含一輸入/輸出驅動器，該輸入/輸出驅動器經組態以回應於該失敗信號而驅動該等第一資料墊以表示一失敗狀態。
  3. 如請求項1之半導體記憶體元件，其中該失敗偵測單元包含：複數個比較單元，其經組態以比較該等第一記憶體胞之該第一資料與該等第二記憶體胞之該第一資料；及一總和單元，其經組態以基於該等比較單元之輸出而輸出該失敗偵測信號。
  4. 如請求項3之半導體記憶體元件，其中該等比較單元各自包含一「互斥反或」閘，該等「互斥反或」閘中之每一者在對應第一資料彼此相同時啟動其輸出信號。
  5. 如請求項3之半導體記憶體元件，其中該總和單元包含一邏輯閘以對該等比較單元之該等輸出執行一「及」運算。
  6. 如請求項1之半導體記憶體元件，其中一旦解除啟動該失敗偵測信號，該鎖存單元便將該失敗鎖存信號輸出為停滯在某一邏輯位準，而無論該選通信號如何。
  7. 如請求項1之半導體記憶體元件，其中該鎖存單元包括：一延遲控制單元，其經組態以延遲該選通信號且輸出一經延遲選通信號；一組合單元，其經組態以基於該經延遲選通信號及該失敗鎖存信號而輸出一時脈信號；及一D正反器，其經組態以藉由與該時脈信號同步地鎖存該失敗偵測信號而輸出該失敗鎖存信號。
  8. 如請求項7之半導體記憶體元件，其中該延遲控制單元具有對應於由該失敗偵測單元產生該失敗偵測信號所花費之一時間的一延遲量以使該經延遲選通信號與該失敗偵測信號同步。
  9. 如請求項7之半導體記憶體元件，其中該延遲控制單元及該D正反器係回應於該測試模式信號而啟用。
  10. 如請求項7之半導體記憶體元件，其中該組合單元包含：一第一邏輯閘，其經組態以對該經延遲選通信號及該失敗鎖存信號執行一「反或」運算；及一第二邏輯閘，其經組態以將該第一邏輯閘之一輸出反相以輸出該時脈信號。
  11. 如請求項1之半導體記憶體元件，其中該測試信號產生單元對該失敗鎖存信號及該測試模式信號執行一「及」運算。
  12. 如請求項1之半導體記憶體元件，其中該失敗信號輸出 單元包含一傳送閘，該傳送閘經組態以回應於該測試輸出信號而將該測試信號輸出為該失敗信號。
  13. 一種用於測試一半導體記憶體元件之方法，該方法包含：將透過一資料墊輸入之資料傳送至一記憶體庫之第一記憶體胞及第二記憶體胞；比較該第一記憶體胞之該資料與該第二記憶體胞之該資料以基於該比較結果輸出一失敗偵測信號；藉由回應於在測試模式期間啟動之一測試模式信號及在輸入一讀取命令時雙態切換之一選通信號而鎖存該失敗偵測信號來產生一失敗鎖存信號；基於該失敗鎖存信號及該測試模式信號而產生一測試信號；基於該測試信號及一測試輸出信號而產生一失敗信號，在透過該等第一資料墊輸出資料之後而啟動該測試輸出信號；及基於該失敗信號而驅動該等資料墊中之至少一者以表示一失敗停滯狀態，其中在一讀取操作完成之後將該資料墊驅動至該失敗停滯狀態。
  14. 如請求項13之方法，當解除啟動該失敗偵測信號時，將該失敗鎖存信號產生為停滯在某一邏輯位準，而無論該選通信號如何。
  15. 如請求項13之方法，其中該失敗鎖存信號之該產生包含： 延遲該選通信號以輸出一經延遲選通信號；基於該經延遲選通信號及該失敗鎖存信號而產生一時脈信號；及藉由與該時脈信號同步地鎖存該失敗偵測信號來輸出該失敗鎖存信號。
  16. 如請求項13之方法，其中將該選通信號延遲使該經延遲選通信號與該失敗偵測信號同步所需之一延遲量。
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