JP3262033B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3262033B2 JP3262033B2 JP22097397A JP22097397A JP3262033B2 JP 3262033 B2 JP3262033 B2 JP 3262033B2 JP 22097397 A JP22097397 A JP 22097397A JP 22097397 A JP22097397 A JP 22097397A JP 3262033 B2 JP3262033 B2 JP 3262033B2
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に関
し、大規模な論理回路の中に内蔵される半導体記憶装置
のテスト回路に関する。
し、大規模な論理回路の中に内蔵される半導体記憶装置
のテスト回路に関する。
【０００２】
【従来の技術】論理回路の中に内蔵される半導体記憶装
置のテスト回路の一般的な構成を図７に示す。図７を参
照すると、半導体記憶装置１は、大規模な論理回路３、
メモリコア２、テストモード判定回路４、及び、クロッ
クバッファ５を含んでいる。図７において、１１は制御
信号及びデータ信号入力端子、１２は制御信号及びデー
タ信号出力端子、４１はテストモード信号入力端子、５
１はクロック信号入力端子、３０１はメモリ制御信号、
データ信号線群、３０２はメモリ出力データ信号線群、
４０１はテスト信号線、５０１はクロック信号線であ
る。
置のテスト回路の一般的な構成を図７に示す。図７を参
照すると、半導体記憶装置１は、大規模な論理回路３、
メモリコア２、テストモード判定回路４、及び、クロッ
クバッファ５を含んでいる。図７において、１１は制御
信号及びデータ信号入力端子、１２は制御信号及びデー
タ信号出力端子、４１はテストモード信号入力端子、５
１はクロック信号入力端子、３０１はメモリ制御信号、
データ信号線群、３０２はメモリ出力データ信号線群、
４０１はテスト信号線、５０１はクロック信号線であ
る。
【０００３】図８は、図７に示したメモリコアのテスト
回路の一部を示す図であり、論理回路３の構成、及びメ
モリコア２との接続構成を示したものである。図８に示
すように、メモリコア２および論理回路１はクロック信
号５０１を入力して、その立ち上がりエッジに同期して
動作する。
回路の一部を示す図であり、論理回路３の構成、及びメ
モリコア２との接続構成を示したものである。図８に示
すように、メモリコア２および論理回路１はクロック信
号５０１を入力して、その立ち上がりエッジに同期して
動作する。
【０００４】図７及び図８を参照すると、メモリコア２
への書き込みは、論理回路３の内部論理３１により生成
されるか、もしくは半導体記憶装置１の外部から制御信
号及びデータ信号入力端子１１から直接入力し、バッフ
ァ２３からメモリ制御信号、データ信号線群３０１に書
き込みデータが出力され、メモリコア２に書き込まれ
る。
への書き込みは、論理回路３の内部論理３１により生成
されるか、もしくは半導体記憶装置１の外部から制御信
号及びデータ信号入力端子１１から直接入力し、バッフ
ァ２３からメモリ制御信号、データ信号線群３０１に書
き込みデータが出力され、メモリコア２に書き込まれ
る。
【０００５】またメモリコア２のバッファ２２から出力
された読み出しデータは、クロック信号５０１の例えば
立ち上り信号に同期して、データ信号出力信号線群３０
２に出力され、データラッチ３２でラッチした後、内部
論理回路３１に入力される。
された読み出しデータは、クロック信号５０１の例えば
立ち上り信号に同期して、データ信号出力信号線群３０
２に出力され、データラッチ３２でラッチした後、内部
論理回路３１に入力される。
【０００６】入力されたデータは内部論理回路３１で処
理され、あるいはデータ出力端子１２から半導体記憶装
置の外部へ出力される。
理され、あるいはデータ出力端子１２から半導体記憶装
置の外部へ出力される。
【０００７】このような構成の半導体記憶装置でのメモ
リコアの試験は、図６に示すように、クロック信号線５
０１のクロック信号の周波数を上げて、メモリコア２へ
の書き込み及び読み出しを行い、内部論理回路３１でメ
モリコア２の読み出しデータと期待値の比較を行うか、
あるいはメモリコア２の読み出しデータを半導体記憶装
置外部へ出力して、テスト装置等で動作判定（Ｐａｓｓ
／Ｆａｉｌ）を行っている。
リコアの試験は、図６に示すように、クロック信号線５
０１のクロック信号の周波数を上げて、メモリコア２へ
の書き込み及び読み出しを行い、内部論理回路３１でメ
モリコア２の読み出しデータと期待値の比較を行うか、
あるいはメモリコア２の読み出しデータを半導体記憶装
置外部へ出力して、テスト装置等で動作判定（Ｐａｓｓ
／Ｆａｉｌ）を行っている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。
た従来技術は下記記載の問題点を有している。
【０００９】第１の問題点は、図６にタイミング図で示
したような高周波での動作テストは、メモリコア２から
の読み出しデータが期待値と一致しなかった場合、不具
合個所の特定が困難である、ということである。
したような高周波での動作テストは、メモリコア２から
の読み出しデータが期待値と一致しなかった場合、不具
合個所の特定が困難である、ということである。
【００１０】その理由は、高周波数動作時の不具合の要
因は大きく分けて、 メモリコア２内部、 内部論理回路３１、 メモリコア２と論理回路３間の信号線の遅延、 とあり、周波数依存だけでは、これら３つ不具合を判別
できない、ためである。
因は大きく分けて、 メモリコア２内部、 内部論理回路３１、 メモリコア２と論理回路３間の信号線の遅延、 とあり、周波数依存だけでは、これら３つ不具合を判別
できない、ためである。
【００１１】第２の問題点は、上記第１の問題点におい
て、を不具合要因から分離するためには、予めバッフ
ァ２２を大きくして（駆動能力を大とする）、信号遅延
を十分に小さくする必要がある、ということである。
て、を不具合要因から分離するためには、予めバッフ
ァ２２を大きくして（駆動能力を大とする）、信号遅延
を十分に小さくする必要がある、ということである。
【００１２】その理由は、メモリコア２のように一つの
マクロセルで大電流を消費する場合内部論理回路３１の
ように大きなバッファ２３を持つことが、消費電力の点
で不可能な場合があるためである。
マクロセルで大電流を消費する場合内部論理回路３１の
ように大きなバッファ２３を持つことが、消費電力の点
で不可能な場合があるためである。
【００１３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、メモリコアの低
消費電力化を図ると共に、メモリコアから論理回路への
遅延時間（メモリコアのアクセス時間）を正確に計測可
能とする半導体記憶装置を提供することにある。
てなされたものであって、その目的は、メモリコアの低
消費電力化を図ると共に、メモリコアから論理回路への
遅延時間（メモリコアのアクセス時間）を正確に計測可
能とする半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、クロック信号の所定方
向の遷移エッジに同期して動作するメモリコアと論理回
路とを含む半導体記憶装置において、前記論理回路が、
テストモード信号がアクティブの時、入力したクロック
信号の逆相信号を出力し、前記テストモード信号がイン
アクティブの時、入力したクロック信号の同相信号を出
力するクロック信号制御回路と、前記クロック信号の同
相信号または逆相信号の立ち上りエッジに同期して、メ
モリコアからのメモリ出力データ信号をラッチするラッ
チ回路と、を含み、前記テストモード信号がアクティブ
の時、前記論理回路は、前記ラッチ回路でラッチされた
前記メモリ出力データを期待値と比較しパス／フェイル
を判定するか、もしくは前記ラッチ回路でラッチされた
前記メモリ出力データを出力端子から出力する、ことを
特徴とする。
め、本発明の半導体記憶装置は、クロック信号の所定方
向の遷移エッジに同期して動作するメモリコアと論理回
路とを含む半導体記憶装置において、前記論理回路が、
テストモード信号がアクティブの時、入力したクロック
信号の逆相信号を出力し、前記テストモード信号がイン
アクティブの時、入力したクロック信号の同相信号を出
力するクロック信号制御回路と、前記クロック信号の同
相信号または逆相信号の立ち上りエッジに同期して、メ
モリコアからのメモリ出力データ信号をラッチするラッ
チ回路と、を含み、前記テストモード信号がアクティブ
の時、前記論理回路は、前記ラッチ回路でラッチされた
前記メモリ出力データを期待値と比較しパス／フェイル
を判定するか、もしくは前記ラッチ回路でラッチされた
前記メモリ出力データを出力端子から出力する、ことを
特徴とする。
【００１５】［発明の概要］本発明の概要について以下
に説明する。本発明は、クロック信号の立ち上がりエッ
ジに同期して動作するメモリコアと論理回路を含む半導
体記憶装置において、メモリコア（図１の２）からの出
力データ信号のラッチ回路（図１の４０）でのラッチ動
作を、テストモード時以外には、前記クロック信号と同
相信号でラッチし、テストモード時には前記クロック信
号の逆相信号でラッチするように切替え制御する手段
（図１の３２）を備え、テストモード時に、クロック信
号のＨｉｇｈ幅またはＬｏｗ幅を例えばテスト装置で変
化させて、クロック周波数を上げることなく、メモリコ
アのアクセス時間（図１のメモリデータ信号線３０２の
遅延時間ｄ）を計測できるようにしたものである。
に説明する。本発明は、クロック信号の立ち上がりエッ
ジに同期して動作するメモリコアと論理回路を含む半導
体記憶装置において、メモリコア（図１の２）からの出
力データ信号のラッチ回路（図１の４０）でのラッチ動
作を、テストモード時以外には、前記クロック信号と同
相信号でラッチし、テストモード時には前記クロック信
号の逆相信号でラッチするように切替え制御する手段
（図１の３２）を備え、テストモード時に、クロック信
号のＨｉｇｈ幅またはＬｏｗ幅を例えばテスト装置で変
化させて、クロック周波数を上げることなく、メモリコ
アのアクセス時間（図１のメモリデータ信号線３０２の
遅延時間ｄ）を計測できるようにしたものである。
【００１６】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１７】図１は、本発明の実施の形態の構成を示す
図である。図１を参照すると、本発明の実施の形態は、
メモリコア２と、大規模な論理回路３を有した半導体記
憶装置１において、一または複数の制御信号及びデータ
信号入力端子１１及びデータ出力端子１２を有し、デー
タ信号入力端子１１及びデータ出力端子１２はそれぞれ
論理回路３の入力端、及び出力端に接続されており、ク
ロック入力端子５１、一または複数のテスト信号入力端
子４１を有し、クロック入力端子５１及びテスト信号入
力端子４１はそれぞれクロックバッファ５、及びテスト
モード判定回路４の入力端に接続されている。
図である。図１を参照すると、本発明の実施の形態は、
メモリコア２と、大規模な論理回路３を有した半導体記
憶装置１において、一または複数の制御信号及びデータ
信号入力端子１１及びデータ出力端子１２を有し、デー
タ信号入力端子１１及びデータ出力端子１２はそれぞれ
論理回路３の入力端、及び出力端に接続されており、ク
ロック入力端子５１、一または複数のテスト信号入力端
子４１を有し、クロック入力端子５１及びテスト信号入
力端子４１はそれぞれクロックバッファ５、及びテスト
モード判定回路４の入力端に接続されている。
【００１８】クロック入力端子５１よりクロック信号を
入力するクロックバッファ５は、クロック信号線５０１
にクロック信号を出力する。テストモード判定回路４は
テストモード入力端子４１よりテストモード信号を入力
してテスト信号線４０１にテスト信号を出力する。
入力するクロックバッファ５は、クロック信号線５０１
にクロック信号を出力する。テストモード判定回路４は
テストモード入力端子４１よりテストモード信号を入力
してテスト信号線４０１にテスト信号を出力する。
【００１９】メモリコア２や論理回路３は、それぞれク
ロック信号線５０１をクロック入力端に接続し、例えば
クロック信号５０１の立ち上りエッジで動作する。
ロック信号線５０１をクロック入力端に接続し、例えば
クロック信号５０１の立ち上りエッジで動作する。
【００２０】また、メモリコア２は、メモリ制御信号及
びデータ入力信号線群３０１を入力端に接続し、メモリ
出力データ信号線群３０２を出力端に接続し、メモリコ
ア２への書き込み、読み出し動作を例えばクロックの立
ち上りエッジに同期して行い、データの読み出し、及び
書き込みは論理回路３によって制御される。
びデータ入力信号線群３０１を入力端に接続し、メモリ
出力データ信号線群３０２を出力端に接続し、メモリコ
ア２への書き込み、読み出し動作を例えばクロックの立
ち上りエッジに同期して行い、データの読み出し、及び
書き込みは論理回路３によって制御される。
【００２１】論理回路３は、クロック信号線５０１を入
力して、例えばクロック信号の立ち上りエッジに同期し
て動作し、一又は複数の制御信号及びデータ信号入力端
子１１から、もしくは半導体記憶装置１の外部からデー
タ及び制御信号を入力し、データ信号出力端子１２から
半導体記憶装置１の外部へデータや制御信号を出力す
る。さらに論理回路３は、出力端にメモリ制御信号及び
データ信号入力信号線３０１を接続し、メモリコア２へ
制御信号やデータを出力することによってメモリコア２
を制御し、また、メモリ出力データ信号線を入力端に接
続し、メモリコア２の読み出しデータを入力する。
力して、例えばクロック信号の立ち上りエッジに同期し
て動作し、一又は複数の制御信号及びデータ信号入力端
子１１から、もしくは半導体記憶装置１の外部からデー
タ及び制御信号を入力し、データ信号出力端子１２から
半導体記憶装置１の外部へデータや制御信号を出力す
る。さらに論理回路３は、出力端にメモリ制御信号及び
データ信号入力信号線３０１を接続し、メモリコア２へ
制御信号やデータを出力することによってメモリコア２
を制御し、また、メモリ出力データ信号線を入力端に接
続し、メモリコア２の読み出しデータを入力する。
【００２２】また、論理回路３は、テスト信号４０１を
入力とし、このテスト信号４０１に基づき入力したクロ
ック信号を逆相にするクロック制御回路４０を有し、こ
のクロック制御回路４０のクロック出力３２１は、一又
は複数の入力端をメモリ出力データ信号３０２に接続し
たデータラッチ３２のクロック入力端に接続されてい
る。
入力とし、このテスト信号４０１に基づき入力したクロ
ック信号を逆相にするクロック制御回路４０を有し、こ
のクロック制御回路４０のクロック出力３２１は、一又
は複数の入力端をメモリ出力データ信号３０２に接続し
たデータラッチ３２のクロック入力端に接続されてい
る。
【００２３】さらに、論理回路３は内部論理回路３１を
有し、この内部論理回路３１はクロック信号線５０１を
入力し、例えばクロック信号の立ち上りエッジで動作
し、半導体記憶装置１の制御信号及びデータ信号入力端
子１１の制御信号及びデータ信号出力端子やメモリコア
２のメモリ制御信号、データ信号線３０１、メモリ出力
データ信号３０２を通して半導体記憶装置１の制御を行
う。
有し、この内部論理回路３１はクロック信号線５０１を
入力し、例えばクロック信号の立ち上りエッジで動作
し、半導体記憶装置１の制御信号及びデータ信号入力端
子１１の制御信号及びデータ信号出力端子やメモリコア
２のメモリ制御信号、データ信号線３０１、メモリ出力
データ信号３０２を通して半導体記憶装置１の制御を行
う。
【００２４】次に、本発明の実施の形態の動作について
説明する。テストモード入力端子４１よりテストモード
が指定されない場合、クロック信号制御回路４０は、入
力したクロック信号５０１と同相のクロック信号３２２
を出力し、ラッチ群３２は、クロック信号５０１の例え
ば立ち上りエッジで動作し、半導体記憶装置１のメモリ
コア２、論理回路３のすべてが、クロック信号５０１の
立ち上りエッジで動作する。
説明する。テストモード入力端子４１よりテストモード
が指定されない場合、クロック信号制御回路４０は、入
力したクロック信号５０１と同相のクロック信号３２２
を出力し、ラッチ群３２は、クロック信号５０１の例え
ば立ち上りエッジで動作し、半導体記憶装置１のメモリ
コア２、論理回路３のすべてが、クロック信号５０１の
立ち上りエッジで動作する。
【００２５】一方、テストモード入力端子４１からテス
トモードが指定されると、クロック制御回路４０は、入
力したクロック信号５０１の逆相信号３２２をラッチ群
３２のクロック入力端に出力する。これによって、メモ
リコア２からの読み出しデータの取り込みのみを、クロ
ック信号の例えば立ち下りエッジに同期して動作させ
る。
トモードが指定されると、クロック制御回路４０は、入
力したクロック信号５０１の逆相信号３２２をラッチ群
３２のクロック入力端に出力する。これによって、メモ
リコア２からの読み出しデータの取り込みのみを、クロ
ック信号の例えば立ち下りエッジに同期して動作させ
る。
【００２６】これによって、図５にタイミング図として
に示すように、クロック信号のＨｉｇｈ幅、Ｌｏｗ幅を
調整することによって、メモリコア２から論理回路３ま
でのスピードを計測することができる。
に示すように、クロック信号のＨｉｇｈ幅、Ｌｏｗ幅を
調整することによって、メモリコア２から論理回路３ま
でのスピードを計測することができる。
【００２７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２８】図２は、本発明の一実施例の構成を示す図
である。図２を参照すると、本発明の一実施例は、メモ
リコア２、論理回路３を有し、それぞれのクロック入力
端にクロック信号５０１を入力して、クロック信号の立
ち上りエッジに同期して動作する。
である。図２を参照すると、本発明の一実施例は、メモ
リコア２、論理回路３を有し、それぞれのクロック入力
端にクロック信号５０１を入力して、クロック信号の立
ち上りエッジに同期して動作する。
【００２９】メモリコア２は、メモリ制御信号及びデー
タ信号線群３０１と接続され、論理回路３から読み出
し、及び書き込み動作の制御を受ける。
タ信号線群３０１と接続され、論理回路３から読み出
し、及び書き込み動作の制御を受ける。
【００３０】さらにメモリコア２は、メモリ出力信号線
群３０２に出力端を接続し、読み出しデータを論理回路
３に出力する。
群３０２に出力端を接続し、読み出しデータを論理回路
３に出力する。
【００３１】論理回路３は、メモリコア２とメモリ制御
信号、データ信号線群とバッファ２３を介して接続し、
メモリコア２を制御し、ラッチ３２を介してメモリコア
２とメモリ出力データ信号線群３０２と接続してメモリ
コア２からの読み出しデータを入力し、さらに制御信号
及びデータ信号入力端子１１と制御信号及びデータ信号
出力端子１２とを接続することによって、半導体記憶装
置１外部とデータの授受を行う内部論理回路３１と、メ
モリ出力データ信号線群３０２を入力端に接続し、出端
を内部論理回路３１に接続した一又は複数のラッチ３２
と、ＮＡＮＤゲート３３，３４，３５、インバータ３
６，３７からなり、テストモード信号４０１がアクティ
ブとされると、クロック信号５０１の逆相のクロック信
号３２２をラッチ３２のクロック入力端に出力し、テス
トモード信号４０１がインアクティブの時（テストモー
ドでない時）は、クロック信号５０１の同相信号３２２
をラッチ３２に出力するクロック信号制御回路４０と、
を有している。
信号、データ信号線群とバッファ２３を介して接続し、
メモリコア２を制御し、ラッチ３２を介してメモリコア
２とメモリ出力データ信号線群３０２と接続してメモリ
コア２からの読み出しデータを入力し、さらに制御信号
及びデータ信号入力端子１１と制御信号及びデータ信号
出力端子１２とを接続することによって、半導体記憶装
置１外部とデータの授受を行う内部論理回路３１と、メ
モリ出力データ信号線群３０２を入力端に接続し、出端
を内部論理回路３１に接続した一又は複数のラッチ３２
と、ＮＡＮＤゲート３３，３４，３５、インバータ３
６，３７からなり、テストモード信号４０１がアクティ
ブとされると、クロック信号５０１の逆相のクロック信
号３２２をラッチ３２のクロック入力端に出力し、テス
トモード信号４０１がインアクティブの時（テストモー
ドでない時）は、クロック信号５０１の同相信号３２２
をラッチ３２に出力するクロック信号制御回路４０と、
を有している。
【００３２】次に本発明の一実施例の動作について図４
および図５を参照して説明する。
および図５を参照して説明する。
【００３３】本実施例において、メモリコア２、論理回
路３は、テストモードの場合以外は、従来技術と同様
に、図４に示したように動作する。
路３は、テストモードの場合以外は、従来技術と同様
に、図４に示したように動作する。
【００３４】メモリ出力信号線のメモリコア２の出力端
と論理回路３の入力端では、図４に示す時間ｄの信号遅
延が存在する。メモリコア２も、論理回路３もクロック
信号５０１の立ち上りエッジに同期して動作するので、
メモリコア２から出力された読み出しデータ３０２は、
クロック信号５０１の次の立ち上りエッジでラッチ３２
でラッチされ、ラッチ回路３２の出力３２１が内部論理
回路３１に送られる。
と論理回路３の入力端では、図４に示す時間ｄの信号遅
延が存在する。メモリコア２も、論理回路３もクロック
信号５０１の立ち上りエッジに同期して動作するので、
メモリコア２から出力された読み出しデータ３０２は、
クロック信号５０１の次の立ち上りエッジでラッチ３２
でラッチされ、ラッチ回路３２の出力３２１が内部論理
回路３１に送られる。
【００３５】また、テスト信号４０１がＨｉｇｈレベル
で、テストモードの時は、図５に示すように、論理回路
３にメモリの読み出しデータ３０２は、クロック信号５
０１の立ち下りエッジに同期して入力されることから、
このクロック信号５０１のＨｉｇｈ幅（ｔＣＨ）、Ｌｏ
ｗ幅（ｔＣＬ）を変化させて、メモリ出力データ信号線
３０２のデータを入力し、読み出しデータとの期待値と
の比較を内部論理回路３１あるいは半導体記憶装置１外
部で行うことにより、メモリ出力データ信号線３０２の
遅延時間を計測する。なお、クロック信号５０１のＨｉ
ｇｈ幅、Ｌｏｗ幅は、例えばテスト装置からクロック入
力端子５１に供給するクロック信号のＨｉｇｈ幅、Ｌｏ
ｗ幅を変化させることで容易に実現される。
で、テストモードの時は、図５に示すように、論理回路
３にメモリの読み出しデータ３０２は、クロック信号５
０１の立ち下りエッジに同期して入力されることから、
このクロック信号５０１のＨｉｇｈ幅（ｔＣＨ）、Ｌｏ
ｗ幅（ｔＣＬ）を変化させて、メモリ出力データ信号線
３０２のデータを入力し、読み出しデータとの期待値と
の比較を内部論理回路３１あるいは半導体記憶装置１外
部で行うことにより、メモリ出力データ信号線３０２の
遅延時間を計測する。なお、クロック信号５０１のＨｉ
ｇｈ幅、Ｌｏｗ幅は、例えばテスト装置からクロック入
力端子５１に供給するクロック信号のＨｉｇｈ幅、Ｌｏ
ｗ幅を変化させることで容易に実現される。
【００３６】このように、本実施例によれば、バッファ
サイズ２２を小さくして、メモリデータ出力信号３０２
の遅延時間ｄをテストモードでない通常動作時のクロッ
ク信号５０１のサイクル時間Ｔに最適化した場合、この
信号遅延時間ｄを、内部論理回路３１、メモリコア２の
動作周波数を上げずに計測することができる。
サイズ２２を小さくして、メモリデータ出力信号３０２
の遅延時間ｄをテストモードでない通常動作時のクロッ
ク信号５０１のサイクル時間Ｔに最適化した場合、この
信号遅延時間ｄを、内部論理回路３１、メモリコア２の
動作周波数を上げずに計測することができる。
【００３７】次に本発明の第２の実施の形態を図３を参
照して説明する。図３を参照すると、本発明の第２の実
施の形態は、前記第１の実施の形態のメモリコア２を他
の論理回路６に書き換えた場合を示している。論理回路
３の構成は、前記第１の実施の形態と同様とされる。
照して説明する。図３を参照すると、本発明の第２の実
施の形態は、前記第１の実施の形態のメモリコア２を他
の論理回路６に書き換えた場合を示している。論理回路
３の構成は、前記第１の実施の形態と同様とされる。
【００３８】本発明の第２の実施の形態においては、す
べての論理回路３と６間のスピードを動作周波数とは分
けて計測することができる。
べての論理回路３と６間のスピードを動作周波数とは分
けて計測することができる。
【００３９】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００４０】本発明の第１の効果は、動作周波数を上げ
ずにメモリ出力データ信号の遅延スピードを計測でき
る、ということである。
ずにメモリ出力データ信号の遅延スピードを計測でき
る、ということである。
【００４１】その理由は次の通りである。すなわち、従
来内蔵されたメモリコアの動作スピードはクロック周波
数（Ｔｃｋ）でしか計測できない。本発明においては、
テストモード時にクロック信号を反転し、論理回路への
メモリ出力データの取り込みをクロック信号の例えばＬ
ｏｗエッジに同期させること、クロック信号のＨｉｇｈ
幅、Ｌｏｗ幅を調整することで、メモリ出力データ信号
の遅延スピードを計測できるためである。
来内蔵されたメモリコアの動作スピードはクロック周波
数（Ｔｃｋ）でしか計測できない。本発明においては、
テストモード時にクロック信号を反転し、論理回路への
メモリ出力データの取り込みをクロック信号の例えばＬ
ｏｗエッジに同期させること、クロック信号のＨｉｇｈ
幅、Ｌｏｗ幅を調整することで、メモリ出力データ信号
の遅延スピードを計測できるためである。
【００４２】また、本発明の第２の効果として消費電力
の増大を抑止することができるということである。その
理由は、動作周波数を上げることが不要とされているた
めである。
の増大を抑止することができるということである。その
理由は、動作周波数を上げることが不要とされているた
めである。
【図１】本発明の第１の実施の形態の構成を示す図であ
る。
る。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の第２の実施の形態の構成を示す図であ
る。
る。
【図４】本発明の一実施例および従来技術においてテス
トモードでない通常動作時の動作タイミングを示す図で
ある。
トモードでない通常動作時の動作タイミングを示す図で
ある。
【図５】本発明の一実施例におけるテストモード時の動
作タイミングを示す図である。
作タイミングを示す図である。
【図６】従来技術におけるテストモード時の動作タイミ
ングを示す図である。
ングを示す図である。
【図７】従来技術の構成を示す図である。
【図８】従来技術の構成の詳細を示す図である。
【符号の説明】 １ 半導体記憶装置 ２ メモリコア ３ 論理回路 ４ テストモード判定回路 ５ クロックバッファ ２２ バッファ ２３ バッファ ３１ 内部論理回路 ３２ ラッチ ３３，３４，３５ ＮＡＮＤゲート ３６，３７ インバータ ４０ クロック制御回路 １１ 制御信号及びデータ信号入力端子 １２ 制御信号及びデータ信号出力端子 ４１ テストモード信号入力端子 ５１ クロック信号入力端子 ３０１ メモリ制御信号、データ信号線群 ３０２ メモリ出力データ信号線群 ４０１ テスト信号線 ５０１ クロック信号線 ３２１ ラッチデータ出力信号線群
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28 G01R 31/3185 G06F 11/22 310
Claims (4)
- 【請求項１】クロック信号の所定方向の遷移エッジに同
期して動作するメモリコアと論理回路とを含む半導体記
憶装置において、 前記論理回路が、テストモード信号がアクティブの時、
入力したクロック信号の逆相信号を出力し、前記テスト
モード信号がインアクティブの時、入力したクロック信
号の同相信号を出力するクロック信号制御回路と、 前記クロック信号の同相信号または逆相信号のエッジに
同期して、前記メモリコアからのメモリ出力データ信号
をラッチするラッチ回路と、 を含み、前記テストモード信号がアクティブの時、前記論理回路
は、 前記ラッチ回路でラッチされた前記メモリ出力デー
タを期待値と比較しパス／フェイルを判定するか、もし
くは前記ラッチ回路でラッチされた前記メモリ出力デー
タを出力端子から出力する、ことを特徴とする半導体記
憶装置。 - 【請求項２】テストモード時に、前記クロック信号のＨ
ｉｇｈ幅またはＬｏｗ幅を変化させて、クロック周波数
を上げることなく、前記メモリコアと前記論理回路との
間の遅延時間を計測できるようにしたことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】クロック信号の所定方向の遷移エッジに同
期して動作するメモリコアと論理回路とを含む半導体記
憶装置において、前記論理回路が、 前記メモリコアからの出力データ信号
をラッチ回路でラッチするにあたり、テストモード時以
外には、前記クロック信号と同相信号でラッチし、テス
トモード時には前記クロック信号の逆相信号でラッチす
るように切替制御する手段を備え、 テストモード時に、前記クロック信号のＨｉｇｈ幅また
はＬｏｗ幅を変化させて、クロック周波数を上げること
なく、前記メモリコアと前記論理回路との間の遅延時間
を計測できるようにしたことを特徴とする半導体記憶装
置。 - 【請求項４】クロック信号の所定方向の遷移エッジに同
期して動作する複数の論理回路を含む半導体装置におい
て、 第１の論理回路からの出力データ信号を第２の論理回路
でラッチするにあたり、テストモード時以外には、前記
クロック信号と同相信号でラッチし、テストモード時に
は前記クロック信号の逆相信号でラッチするように切替
制御する手段を備え、 テストモード時に、前記クロック信号のＨｉｇｈ幅また
はＬｏｗ幅を変化させて、クロック周波数を上げること
なく、前記論理回路間の遅延時間を計測できるようにし
たことを特徴とする半導体装置。
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| JP22097397A JP3262033B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体記憶装置 |
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