JPH0672911B2 - システムｌｓｉ - Google Patents
システムｌｓｉInfo
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- JPH0672911B2 JPH0672911B2 JP60115950A JP11595085A JPH0672911B2 JP H0672911 B2 JPH0672911 B2 JP H0672911B2 JP 60115950 A JP60115950 A JP 60115950A JP 11595085 A JP11595085 A JP 11595085A JP H0672911 B2 JPH0672911 B2 JP H0672911B2
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- Japan
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- functional block
- output
- input
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- test
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は複数の機能ブロックを持つシステムLSIに関す
る。
る。
VLSI技術の進歩はコンピュータシステムを構成する機能
ブロックのほとんどをLSIチップに載せてしまう、いわ
ゆるシステム・オン・シリコン時代を招いた。上記シス
テムLSIの様に、１チップ上に複数種の機能ブロックを
構成した場合、機能ブロック同志の接続は従来、第７図
に示す如く行なわれる。図において、Ａ・Ｂ・Ｃは機能
の異なる機能ブロックで、71は直接外部に接続、72はチ
ップ内で他の機能ブロックと接続、73は、バスと双方向
接続、74はバスからの入力或いはバスへ出力されるそれ
ぞれの接続形態を示している。上記機能ブロックを１チ
ップで構成した場合、71で示す接続はピンが外部に出て
いるため入出力接続さえすれば、機能ブロックＡを単独
にテストすることが可能である。しかし、72で示す接続
により、チップ内で他の機能ブロックと接続されている
機能ブロックB.Cの場合、機能ブロックＡのように単独
でテストすることはできない。そのためにテストプログ
ラムが複雑化し、その作成に多くの時間と労力を要して
いた。
ブロックのほとんどをLSIチップに載せてしまう、いわ
ゆるシステム・オン・シリコン時代を招いた。上記シス
テムLSIの様に、１チップ上に複数種の機能ブロックを
構成した場合、機能ブロック同志の接続は従来、第７図
に示す如く行なわれる。図において、Ａ・Ｂ・Ｃは機能
の異なる機能ブロックで、71は直接外部に接続、72はチ
ップ内で他の機能ブロックと接続、73は、バスと双方向
接続、74はバスからの入力或いはバスへ出力されるそれ
ぞれの接続形態を示している。上記機能ブロックを１チ
ップで構成した場合、71で示す接続はピンが外部に出て
いるため入出力接続さえすれば、機能ブロックＡを単独
にテストすることが可能である。しかし、72で示す接続
により、チップ内で他の機能ブロックと接続されている
機能ブロックB.Cの場合、機能ブロックＡのように単独
でテストすることはできない。そのためにテストプログ
ラムが複雑化し、その作成に多くの時間と労力を要して
いた。
本発明は上記事情に基づいてなされたものであり、内部
に小量のハードウェアを付加することにより機能ブロッ
ク毎のテストを可能とし、機能ブロックのテストパター
ンをそのまま使用してテストすることができるシステム
LSIを提供することを目的とする。
に小量のハードウェアを付加することにより機能ブロッ
ク毎のテストを可能とし、機能ブロックのテストパター
ンをそのまま使用してテストすることができるシステム
LSIを提供することを目的とする。
複数の機能ブロックを内蔵するシステムLSIにおいて、
前記各機能ブロックに共通に接続され、外部から供給さ
れたテストデータの前記各機能ブロックへの転送、及び
前記各機能ブロックからの出力データの読み出し転送に
用いられる内部バスと、外部から供給された入出力制御
信号を記憶し、前記内部バスを介して転送される前記テ
ストデータを検査対象の機能ブロックへ転送する制御、
及び前記検査対象の機能ブロックからの検査出力データ
を前記内部バス上を介して読み出す制御を行うシフトレ
ジスタと、前記検査対象の機能ブロックに対して前段ま
たは後段の機能ブロックからの出力データが前記内部バ
スのテストデータのいずれか一方を前記シフトレジスタ
からの入出力制御信号に従って選択するデータセレクタ
と、前記内部バスから前記検査対象の機能ブロックへの
前記テストデータの入力、または前記検査対象の機能ブ
ロックから前記内部バスへのデータ出力を前記シフトレ
ジスタの入出力制御信号に従って制御するゲート手段と
を具備して、各機能ブロック毎にテストを行うシステム
LSIを実現するものである。
前記各機能ブロックに共通に接続され、外部から供給さ
れたテストデータの前記各機能ブロックへの転送、及び
前記各機能ブロックからの出力データの読み出し転送に
用いられる内部バスと、外部から供給された入出力制御
信号を記憶し、前記内部バスを介して転送される前記テ
ストデータを検査対象の機能ブロックへ転送する制御、
及び前記検査対象の機能ブロックからの検査出力データ
を前記内部バス上を介して読み出す制御を行うシフトレ
ジスタと、前記検査対象の機能ブロックに対して前段ま
たは後段の機能ブロックからの出力データが前記内部バ
スのテストデータのいずれか一方を前記シフトレジスタ
からの入出力制御信号に従って選択するデータセレクタ
と、前記内部バスから前記検査対象の機能ブロックへの
前記テストデータの入力、または前記検査対象の機能ブ
ロックから前記内部バスへのデータ出力を前記シフトレ
ジスタの入出力制御信号に従って制御するゲート手段と
を具備して、各機能ブロック毎にテストを行うシステム
LSIを実現するものである。
このことにより、システムLSIの個々の機能ブロックレ
ベルでのテストが可能となり、これにより全体のテスト
プログラムを持つ必要はなくなり、個々の機能ブロック
のテストパターンでテストが済む。このことはプログラ
マの負担が軽減されることを意味する。又、不良解析時
にも、どの機能ブンロックに問題があるかも容易に解析
できる。
ベルでのテストが可能となり、これにより全体のテスト
プログラムを持つ必要はなくなり、個々の機能ブロック
のテストパターンでテストが済む。このことはプログラ
マの負担が軽減されることを意味する。又、不良解析時
にも、どの機能ブンロックに問題があるかも容易に解析
できる。
〔発明の実施例〕 以下、図面を使用して本発明実施例につき詳細に説明す
る。第１図は本発明の実施例を示すブロック図である。
図において、A.B.CはシステムLSIを構成する機能ブロッ
クのそれぞれを示す。第７図に示した従来例に、入出力
ゲート及びラッチ１、入力ラッチ２、出力ゲート３、デ
ータセレクタ４、シフトレジスタ５が付加されている。
尚、６はシフトレジスタ５に対するデータ入力ピン、７
はシフトレジスタ７に対し供給されるクロックが伝播す
るクロック入力ピンを示す。８は入出力ゲート及びラッ
チ１と入力ラッチ２と出力ゲート３とデータセレクタ４
にテスト信号を入力するテストピンである。第１図では
テストピン８と前記１〜４の各構成との接続は省略す
る。又、10は機能ブロックA.B.Cが共通に接続されて成
る内部バスである。
る。第１図は本発明の実施例を示すブロック図である。
図において、A.B.CはシステムLSIを構成する機能ブロッ
クのそれぞれを示す。第７図に示した従来例に、入出力
ゲート及びラッチ１、入力ラッチ２、出力ゲート３、デ
ータセレクタ４、シフトレジスタ５が付加されている。
尚、６はシフトレジスタ５に対するデータ入力ピン、７
はシフトレジスタ７に対し供給されるクロックが伝播す
るクロック入力ピンを示す。８は入出力ゲート及びラッ
チ１と入力ラッチ２と出力ゲート３とデータセレクタ４
にテスト信号を入力するテストピンである。第１図では
テストピン８と前記１〜４の各構成との接続は省略す
る。又、10は機能ブロックA.B.Cが共通に接続されて成
る内部バスである。
第２図は第１図に示した入出力ゲート及びラッチ１の内
部構成を詳細に示す図である。図において、11は内部バ
ス10から機能ブロックＡに対しデータが送られる際に使
用される入力用ラッチ、12は入力ゲート、13は出力ゲー
トを示す。
部構成を詳細に示す図である。図において、11は内部バ
ス10から機能ブロックＡに対しデータが送られる際に使
用される入力用ラッチ、12は入力ゲート、13は出力ゲー
トを示す。
第３図は第１図に示した入力ラッチ２の内部構成を詳細
に示す図である。図中、21は内部バス10から機能ブロッ
クＢに対しデータを送る際に使用される入力ラッチを示
す。
に示す図である。図中、21は内部バス10から機能ブロッ
クＢに対しデータを送る際に使用される入力ラッチを示
す。
第４図は第１図に示した出力ゲート３の内部構成を詳細
に示す図である。図中、31は機能ブロックＣから内部バ
ス10に対しデータを送るときのパスとなる出力ゲートを
示す。
に示す図である。図中、31は機能ブロックＣから内部バ
ス10に対しデータを送るときのパスとなる出力ゲートを
示す。
第５図は第１図に示したデータセレクタ４の内部構成を
詳細に示す図である。図中、41は機能ブロックＢから内
部バス10に対しデータを送るときのパスとなる出力ゲー
ト、42は内部バス10から機能ブロックＣへデータが送ら
れる際に使われる入力用ラッチ、43は機能ブロックＣの
入力データを選択するデータセレクタを示す。
詳細に示す図である。図中、41は機能ブロックＢから内
部バス10に対しデータを送るときのパスとなる出力ゲー
ト、42は内部バス10から機能ブロックＣへデータが送ら
れる際に使われる入力用ラッチ、43は機能ブロックＣの
入力データを選択するデータセレクタを示す。
尚、第２図〜第５図において、ANDはアンドゲート、OR
はオアゲート、INVはインバータゲートを示す。
はオアゲート、INVはインバータゲートを示す。
第６図は本発明実施例の動作を示すタイミングチャート
である。図示された信号名は第１図〜第５図におけるそ
れと同じものである。
である。図示された信号名は第１図〜第５図におけるそ
れと同じものである。
以下、本発明実施例の構成動作につき詳細に説明する。
まず、データ入力端子６から入力された入出力制御信号
は、クロック入力端子７を介して入力されるシフトレジ
スタ用クロックに従がいシフトレジスタ５にセットされ
る。ここでいう入出力制御信号とはゲート、ラッチ、セ
レクタ（１〜４）を開閉するためのデータである。セッ
トされた入出力制御信号が出力されるとゲート、ラッ
チ、セレクタ（１〜４）は、制御され、入力モード或い
は出力モードとなる。入力モードの場合、機能ブロック
Ｂ・Ｃに与えられるデータは、バス10からセレクタ４を
通って、或いは、機能ブロックＢであれば入力ゲート２
を通して、テストに必要なデータが与えられる。出力モ
ードの場合も同様に出力ゲート４を通して、或いは機能
ブロックＣであれば、出力ゲート３を通してテストデー
タが、バス10に出力される。このように、各機能ブロッ
ク毎にデータを与えてその各々の出力を検査することに
よって、各機能ブロック毎のテストが可能となる。
は、クロック入力端子７を介して入力されるシフトレジ
スタ用クロックに従がいシフトレジスタ５にセットされ
る。ここでいう入出力制御信号とはゲート、ラッチ、セ
レクタ（１〜４）を開閉するためのデータである。セッ
トされた入出力制御信号が出力されるとゲート、ラッ
チ、セレクタ（１〜４）は、制御され、入力モード或い
は出力モードとなる。入力モードの場合、機能ブロック
Ｂ・Ｃに与えられるデータは、バス10からセレクタ４を
通って、或いは、機能ブロックＢであれば入力ゲート２
を通して、テストに必要なデータが与えられる。出力モ
ードの場合も同様に出力ゲート４を通して、或いは機能
ブロックＣであれば、出力ゲート３を通してテストデー
タが、バス10に出力される。このように、各機能ブロッ
ク毎にデータを与えてその各々の出力を検査することに
よって、各機能ブロック毎のテストが可能となる。
第２図に示した回路は第１図に示した入出力ゲート及び
ラッチ１の内部構成を詳細に示したものであることは上
述したとおりである。第２図において機能ブロックＡを
テストする為にテストデータを入力する場合、シフトレ
ジスタ５から発せられる信号ILC2により、ラッチ11はイ
ネーブルとなり、バス10上のデータがラッチされ入力さ
れる。これはテストピン８からのTEST信号が真のときの
テストモードで、偽のとき、ラッチ11はスルーとなる。
機能ブロックＡのテスト結果は、出力ゲート13を、シフ
トレジスタ５からのOEN1信号によってゲートを開けてデ
ータバス10へ出力する。これもTEST信号が真のときのテ
ストモードで、偽のときは、機能ブロックＡからのOUT
信号によって制御される動作モードとなる。ここでOUT
信号とは、機能ブロック内部の入出力用ゲートの制御信
号をさす。
ラッチ１の内部構成を詳細に示したものであることは上
述したとおりである。第２図において機能ブロックＡを
テストする為にテストデータを入力する場合、シフトレ
ジスタ５から発せられる信号ILC2により、ラッチ11はイ
ネーブルとなり、バス10上のデータがラッチされ入力さ
れる。これはテストピン８からのTEST信号が真のときの
テストモードで、偽のとき、ラッチ11はスルーとなる。
機能ブロックＡのテスト結果は、出力ゲート13を、シフ
トレジスタ５からのOEN1信号によってゲートを開けてデ
ータバス10へ出力する。これもTEST信号が真のときのテ
ストモードで、偽のときは、機能ブロックＡからのOUT
信号によって制御される動作モードとなる。ここでOUT
信号とは、機能ブロック内部の入出力用ゲートの制御信
号をさす。
第３図に示した回路は第１図に示した入力ラッチ２の内
部構成を詳細に示したものであることは上述したとおり
である。第３図において、機能ブロックＢをテストする
為に、テストデータを入力する場合、シフトレジスタ５
からの信号ILC2により、ラッチ21はイネーブルとなり、
バス10上のデータがラッチされ入力される。これは、テ
ストピン８からのTEST信号が真のときに有効のテストモ
ードで、偽のときは、ILC2に関係なくラッチ21をスルー
の状態にして動作モードとなる。この機能ブロックＢに
入力されたテストデータの出力は第６図に示すタイミン
グに従がいデータバス10へ出力される。
部構成を詳細に示したものであることは上述したとおり
である。第３図において、機能ブロックＢをテストする
為に、テストデータを入力する場合、シフトレジスタ５
からの信号ILC2により、ラッチ21はイネーブルとなり、
バス10上のデータがラッチされ入力される。これは、テ
ストピン８からのTEST信号が真のときに有効のテストモ
ードで、偽のときは、ILC2に関係なくラッチ21をスルー
の状態にして動作モードとなる。この機能ブロックＢに
入力されたテストデータの出力は第６図に示すタイミン
グに従がいデータバス10へ出力される。
第４図に示した回路は第１図に示した出力ゲート３の内
部構成を詳細に示したものであることは上述したとおり
である。この第４図において機能ブロックＣへのテスト
データは第６図に示すタイミングチャートに従がい入力
される。このテストデータに対する機能ブロックＣの出
力は、ゲート31をOEN2信号によって開き、データをバス
10へと出力する。これは、テストピン８からのTEST信号
が真のときのテストモードの場合で、偽の場合は、機能
ブロックＣからのOUT信号が有効となり、出力ゲート31
を制御する。OUT信号は前にも述べた通り、ブロック内
部の入出力制御信号である。
部構成を詳細に示したものであることは上述したとおり
である。この第４図において機能ブロックＣへのテスト
データは第６図に示すタイミングチャートに従がい入力
される。このテストデータに対する機能ブロックＣの出
力は、ゲート31をOEN2信号によって開き、データをバス
10へと出力する。これは、テストピン８からのTEST信号
が真のときのテストモードの場合で、偽の場合は、機能
ブロックＣからのOUT信号が有効となり、出力ゲート31
を制御する。OUT信号は前にも述べた通り、ブロック内
部の入出力制御信号である。
第５図は、第１図に示したデータセレクタ４の内部構成
を詳細に示したものであることは上述したとおりであ
る。この第５図において、機能ブロックＢから出力され
たテストデータは、テストピン８からのTEST信号が真の
とき、OEN3信号によってゲート41を開けて、データバス
10へ出力することができる。TEST信号が偽のとき、ゲー
ト41は、機能ブロークＢからのOUT信号によって制御さ
れる。機能ブロックＣへテストデータを入力したい場合
は、ラッチ42において、ILC3信号でバス10上のテストデ
ータをラッチし、セレクタ43へ入力される。これもTEST
信号が真のときに有効で、偽のときは動作モードとな
り、ラッチ42はスルーとなる。セレクタ43は、テストピ
ン８からのTEST信号が偽のときは機能ブロックＢからの
出力を機能ブロックＣへの入力とし、真のときは、ILC3
信号が真でゲート41出力を、偽で機能ブロックＢの出力
を機能ブロックＣへの入力として選択する。
を詳細に示したものであることは上述したとおりであ
る。この第５図において、機能ブロックＢから出力され
たテストデータは、テストピン８からのTEST信号が真の
とき、OEN3信号によってゲート41を開けて、データバス
10へ出力することができる。TEST信号が偽のとき、ゲー
ト41は、機能ブロークＢからのOUT信号によって制御さ
れる。機能ブロックＣへテストデータを入力したい場合
は、ラッチ42において、ILC3信号でバス10上のテストデ
ータをラッチし、セレクタ43へ入力される。これもTEST
信号が真のときに有効で、偽のときは動作モードとな
り、ラッチ42はスルーとなる。セレクタ43は、テストピ
ン８からのTEST信号が偽のときは機能ブロックＢからの
出力を機能ブロックＣへの入力とし、真のときは、ILC3
信号が真でゲート41出力を、偽で機能ブロックＢの出力
を機能ブロックＣへの入力として選択する。
第６図は、これらの入力ラッチクロックと出力イネーブ
ルのタイミングを示した一例である。ILC1,ILC2,ILC3の
入力用ラッチクロックにより、バスを時分割で用い機能
ブロックＡ・Ｂ・Ｃの順にデータを入力する。出力は、
ゲート、或いはセレクタをOEN1,OEN2,OEN3の出力イネー
ブルで順次開いて行くことにより、バス10からテスト結
果を得ると共に、他の機能でロックへ入力することもで
きる。これを繰り返すことにより、機能ブロックＡ・Ｂ
・Ｃを単体として評価することができるものである。
ルのタイミングを示した一例である。ILC1,ILC2,ILC3の
入力用ラッチクロックにより、バスを時分割で用い機能
ブロックＡ・Ｂ・Ｃの順にデータを入力する。出力は、
ゲート、或いはセレクタをOEN1,OEN2,OEN3の出力イネー
ブルで順次開いて行くことにより、バス10からテスト結
果を得ると共に、他の機能でロックへ入力することもで
きる。これを繰り返すことにより、機能ブロックＡ・Ｂ
・Ｃを単体として評価することができるものである。
以上説明の様に本発明によれば、複数の機能ブロックを
システムLSI上に構成した場合、個個のブロックのレベ
ルでテストが可能となる。これにより全体のテストプロ
グラムを持つ必要はなく、個々の機能ブロックのテスト
パターンで、テストが可能となる。従って、プログラマ
にかかる負担が大幅に軽減される。また、不良解析時に
も、どの機能ブロックに問題があるかということが、容
易に解析できるようになる。
システムLSI上に構成した場合、個個のブロックのレベ
ルでテストが可能となる。これにより全体のテストプロ
グラムを持つ必要はなく、個々の機能ブロックのテスト
パターンで、テストが可能となる。従って、プログラマ
にかかる負担が大幅に軽減される。また、不良解析時に
も、どの機能ブロックに問題があるかということが、容
易に解析できるようになる。
第１図は本発明が実現されるシステムLSIの構成例を示
すブロック図、第２図は第１図に示した入出力ゲート及
びラッチ１の内部構成を詳細に示す図、第３図は第１図
に示した入力ラッチ２の内部構成を詳細に示す図、第４
図は第１図に示した出力ゲート３の内部構成を詳細に示
す図、第５図は第１図に示したデータセレクタ４の内部
構成を詳細に示す図、第６図は本発明実施例の動作を示
すタイミングチャート、第７図は従来のシステムLSIの
構成例を示すブロック図である。 A.B.C……機能ブロック、１……入出力ゲート及びラッ
チ、２……入力ラッチ、３……出力ゲート、４……デー
タセレクタ、５……シフトレジスタ。
すブロック図、第２図は第１図に示した入出力ゲート及
びラッチ１の内部構成を詳細に示す図、第３図は第１図
に示した入力ラッチ２の内部構成を詳細に示す図、第４
図は第１図に示した出力ゲート３の内部構成を詳細に示
す図、第５図は第１図に示したデータセレクタ４の内部
構成を詳細に示す図、第６図は本発明実施例の動作を示
すタイミングチャート、第７図は従来のシステムLSIの
構成例を示すブロック図である。 A.B.C……機能ブロック、１……入出力ゲート及びラッ
チ、２……入力ラッチ、３……出力ゲート、４……デー
タセレクタ、５……シフトレジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 一幸 東京都青梅市末広町２丁目９番地 株式会 社東芝青梅工場内
Claims (1)
- 【請求項１】複数の機能ブロックを内蔵するシステムLS
Iにおいて、 前記各機能ブロックに共通に接続され、外部から供給さ
れたテストデータの前記各機能ブロックへの転送、及び
前記各機能ブロックからの出力データの読み出し転送に
用いられる内部バスと、 外部から供給された入出力制御信号を記憶し、前記内部
バスを介して転送される前記テストデータを検査対象の
機能ブロックへ転送する制御、及び前記検査対象の機能
ブロックからの検査出力データを前記内部バス上を介し
て読み出す制御を行うシフトレジスタと、 前記検査対象の機能ブロックに対して前段または後段の
機能ブロックからの出力データか前記内部バスのテスト
データのいずれか一方を前記シフトレジスタからの入出
力制御信号に従って選択するデータセレクタと、 前記内部バスから前記検査対象の機能ブロックへの前記
テストデータの入力、または前記検査対象の機能ブロッ
クから前記内部バスへのデータ出力を前記シフトレジス
タの入出力制御信号に従って制御するゲート手段とを具
備し、 各機能ブロック毎にテストを行うことを特徴とするシス
テムLSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115950A JPH0672911B2 (ja) | 1985-05-29 | 1985-05-29 | システムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115950A JPH0672911B2 (ja) | 1985-05-29 | 1985-05-29 | システムｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61272668A JPS61272668A (ja) | 1986-12-02 |
| JPH0672911B2 true JPH0672911B2 (ja) | 1994-09-14 |
Family
ID=14675164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115950A Expired - Lifetime JPH0672911B2 (ja) | 1985-05-29 | 1985-05-29 | システムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0672911B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314477A (ja) * | 1987-06-17 | 1988-12-22 | Mitsubishi Electric Corp | 集積論理回路装置 |
| JP2635065B2 (ja) * | 1987-12-18 | 1997-07-30 | 株式会社日立製作所 | 半導体記憶回路 |
| JPH01192161A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体装置 |
| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| JPH0235382A (ja) * | 1988-07-25 | 1990-02-05 | Tokyo Electron Ltd | 集積回路の検査プログラムの作成方法及び集積回路の検査方法 |
| JPH0251244A (ja) * | 1988-08-15 | 1990-02-21 | Tokyo Electron Ltd | Ｉｃのテスト方法 |
| JP2796354B2 (ja) * | 1989-05-26 | 1998-09-10 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2612618B2 (ja) * | 1989-10-13 | 1997-05-21 | 富士通株式会社 | 半導体集積回路装置 |
| JP2901156B2 (ja) * | 1990-08-31 | 1999-06-07 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP3145976B2 (ja) | 1998-01-05 | 2001-03-12 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
1985
- 1985-05-29 JP JP60115950A patent/JPH0672911B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61272668A (ja) | 1986-12-02 |
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