JPH07120535A - 論理回路の診断方法およびｌｓｉ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＳＩの診断において、分割回路の巨大化を
防止し、テストデータ生成の容易化を図る。 【構成】 分割回路１０はＬＳＩ１のエッジピン１１、
入力フリップフロップ１２および出力フリップフロップ
１３で囲まれた論理ゲート群１４，１５，１６で構成さ
れる。論理ゲート群１４と１６、１５と１６の間に各々
テストデータ制御回路モジュール２０，２０′を挿入
し、分割回路１０を更に細分割回路３０，４０，５０に
分割する。この結果、テストデータ生成の対象回路は小
さくなる。診断時、テストデータ制御回路１００は、前
段ゲート群の出力データをモジュール２０あるいは２
０′に書き込み、該データをスキャンアウトで読み出
し、また、スキャンインでテストデータを書き込み、該
データを後段ゲート群へ出力する。実動作時は、モジュ
ール２０，２０′をスルーとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲート規模の大きい論
理回路の診断方法および該方法を適用したＬＳＩ回路に
係り、特にフリップフロップの混在が少ないＬＳＩのテ
ストデータ生成に好適な論理回路の診断方法およびＬＳ
Ｉ回路に関する。

【０００２】

【従来の技術】論理回路の診断方法においては、従来か
ら広く採用されている技術にスキャンイン／スキャンア
ウト制御方式がある。これは、論理回路部の全フリップ
フロップに固有のアドレスを与える診断用アドレスバ
ス、該当フリップフロップをセット／リセットするため
の診断データ入力バス、および該当フリップフロップの
内容を出力する診断データ出力バスを、通常動作時のバ
スとは独立に設ける。診断は、フリップフロップおよび
ＬＳＩエッジピンで囲まれた回路部分（分割回路）を単
位に、予め全フリップフロップに決められたアドレスを
診断用アドレスバスに送出して該当フリップフロップを
指定し、その該当フリップフロップを診断データ入力バ
スによりセット／リセットの書き込み（スキャンイ
ン）、または該当フリップフロップの内容を診断データ
出力バスに読み出し（スキャンアウト）、期待値と比較
することで行う。

【０００３】しかし、この方法ではゲート規模が大き
く、フリップフロップの混在が少ないＬＳＩに対して
は、フリップフロップおよびＬＳＩエッジピンで囲まれ
た分割回路の構成ゲート規模が大きくなり、ゲート数、
ゲート段数または入力条件数が多くなる等の理由によ
り、分割回路構成ゲート入出力点での故障指摘のための
テストデータ生成は困難であり、故障検出率は低下する
こととなる。

【０００４】これを解決する従来方法の一つとして、例
えば特願昭６２−３４２４４号に示す如く、内部バス経
由の入力フリップフロップと出力フリップフロップとが
同一クロック信号で制御されている場合、診断対象の論
理回路に含めないようにして、分割回路の巨大化を防止
する方法がある。また、もう一つの方法として、例えば
特願昭５６−１４０４４８号に示す如く、複数の論理回
路構成ゲートに接続されたシフトパスレジスタにテスト
データ印加とテストデータ取り出し、及び動作切換信号
を印加する端子を設けることにより、分割回路の小規模
化を図り、テストデータ生成の容易な論理回路を得る方
法がある。

【０００５】

【発明が解決しようとする課題】上記従来方法では、内
部バス経由の入力フリップフロップと出力フリップフロ
ップとが同一クロック信号で制御されている論理回路あ
るいはシフトパスレジスタに接続された論理回路の単位
でしか分割回路の巨大化防止、小規模を図ることができ
ず、テストデータ生成を容易化にするには限界があっ
た。

【０００６】本発明の目的は、論理回路構成に関係な
く、ゲート規模が大きいＬＳＩの診断設計における論理
回路の構成ゲート入出力点での故障指摘のためのテスト
データを容易に生成することができる診断方法およびＬ
ＳＩ回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明は、ＬＳＩ上のフ
リップフロップおよびＬＳＩエッジピンで囲まれた各分
割回路を構成する論理ゲート間の特定のパスに、テスト
データを直接読み書き可能なテストデータ制御回路モジ
ュールを挿入し、分割回路を該テストデータ制御回路モ
ジュールで更に細分割するようにしたことである。

【０００８】

【作用】フリップフロップおよびＬＳＩエッジピンで囲
まれた分割回路構成ゲート間の特定のパスにテストデー
タ制御回路モジュールを設け、診断時は、スキャンイン
／スキャンアウト動作でテストデータ制御回路モジュー
ルにテストデータを直接読み書き可能とし、実動作時は
テストデータ制御回路モジュールをスルー状態にする。
これにより、実動作に悪影響を与えることなく、診断時
のみ、テストデータ制御回路モジュールにおいて分割回
路を細分割し、入力データ条件数、ゲート段数、組合せ
論理の規模を小さくすることで、テストデータ生成の負
荷を減らし、論理構成ゲート入出力点での故障指摘のた
めのテストデータ生成の容易性向上を図ることが出来
る。

【０００９】

【実施例】以下、本発明の一実施例について図面により
詳述する。

【００１０】図１は、本発明の一実施例の全体的構成図
である。図において、１はＬＳＩ、１０は該ＬＳＩ１上
の一つの分割回路を示す。該分割回路１０は、入力エッ
ジピン群１１、入力フリップフロップ群１２、出力フリ
ップフロップ１３で囲まれた論理ゲート群１４，１５，
１６で構成されることを示している。なお、フリップフ
ロップ１３は、別の分割回路では入力フリップフロップ
となり、さらに、分割回路によってＬＳＩの出力ピンと
なることもある。

【００１１】ここで、分割回路１０に対し、論理ゲート
群１４と１６の間の特定パスに直接テストデータの読み
書きが可能なテストデータ制御回路モジュール２０を挿
入し、さらに論理ゲート群１５と１６の間の特定パスに
同様のテストデータ制御回路モジュール２０′を挿入す
る。これにより、分割回路１０を３０，４０，５０に細
分割することができる。以下、３０，４０，５０を細分
割回路と称す。ＬＳＩ１上の他の分割回路についても同
様にテストデータ制御回路モジュールを挿入して細分割
する。

【００１２】１００はＬＳＩ１上のテストデータ制御回
路モジュール群の動作を制御するテストデータ制御回路
である。本実施例では、テストデータ制御回路１００も
ＬＳＩ１上に設ける。該テストデータ制御回路１００
は、入出力ピン１１０を介して外部装置からコマンド、
テストデータ等を入力し、診断結果を外部装置へ出力す
る。また、該テストデータ制御回路１００は、モード切
替え線１２０、クロック線１３０、スキャンイン線１４
０、スキャンアウト線１５０などにより、テストデータ
制御回路モジュール２０，２０′の動作を制御する。な
お、図１では省略したが、スキャンイン／スキャンアウ
ト線１４０，１５０はフリップフロップ群１２，１３と
も接続される。

【００１３】図１の動作概要は以下の如くである。例え
ば、細分割回路３０を構成する論理ゲート群１４を診断
する場合、テストデータ制御回路１００は、まず、該ゲ
ート群１４に関係する入力エッジピン、入力フリップフ
ロップにテストデータを入力する。そして、クロック線
１３０を制御して、ゲート群１４の特定パスに出力され
るデータ値をテストデータ制御回路モジュール２０に読
み込む。次に、テストデータ制御回路１００は、スキャ
ンアウト動作でテストデータ制御回路モジュール２０が
保持するデータ値を読み込み、入出力ピン１１０を介し
て外部装置へ出力する。細分割回路４０を構成する論理
ゲート群１５の診断の場合もまったく同様である。

【００１４】細分割回路５０を構成する論理ゲート群１
６を診断する場合は、テストデータ制御回路１００は、
該ゲート群１６に関係する入力エッジピン、入力フリッ
プフロップにテストデータを入力すると共に、スキャン
イン動作でテストデータ制御回路モジュール２０，２
０′へもテストデータを入力し、論理ゲート群１６側へ
出力する。この際、モード切替え線１２０を制御して、
論理ゲート群１４，１５への逆流を防止する。論理ゲー
ト群１６から出力されるデータ値はフリップフロップ１
３に保持される。テストデータ制御回路１００は、スキ
ャンアウト動作でフリップフロップ１３のデータ値を読
み込む。

【００１５】このように、分割回路１０を構成する論理
ゲート群１４，１５，１６間に、テストデータの読み書
きが可能なテストデータ制御回路モジュール２０，２
０′を挿入することにより、分割回路１０は、さらに細
分割された回路単位３０，４０，５０での診断が可能に
なり、テストデータの生成が容易になる。

【００１６】なお、実動作の際、論理ゲート群１４，１
５のデータがそのまま論理ゲート群１６へ伝播するよう
に、テストデータ制御回路１００はモード切替え線１２
０を通してテストデータ制御回路モジュール２０，２
０′をスルーとする。

【００１７】図２は、テストデータ制御回路モジュール
２０，２０′の具体的構成例を示す図である。該テスト
データ制御回路モジュールはＮＯＴゲート２１、スリー
ステートゲート２２，２３、及びスキャンイン／アウト
可能なフリップフロップ２４で構成される。ここで、ス
リーステートゲート２３の入力側は前段論理ゲート群の
特定出力パス１６０と接続され、出力側は後段論理ゲー
ト群の特定入力パスと接続される。

【００１８】図２のスキャンアウト／スキャンイン時お
よび実動作時の動作は以下の如くである。

【００１９】〈スキャンアウト時〉テストデータ制御回
路１００は、モード切替え線（ＥＮ）１２０をロウレベ
ルにして、スリーステートゲート２３をイネーブル（出
力状態）とする。この状態で、テストデータ制御回路１
００はクロック線（ＣＫ）１３０にクロックパルスを出
し、そのタイミングでパス１６０のデータ値をフリップ
フロップ２４に書き込み保持する。この時、スリーステ
ートゲート２２はディスイネーブル（ハイインピーダン
ス状態）であり、フリップフロップ２４への逆流が防止
される。その後、テストデータ制御回路１００はスキャ
ンアウト動作を行い、フリップフロップ２４のデータ値
をスキャンアウト線１５０に読み出す。

【００２０】〈スキャンイン時〉テストデータ制御回路
１００はモード切替え線１２０をハイレベルとして、ス
リーステートゲート２２をイネーブルにする。次に、テ
ストデータ制御回路１００はスキャンイン動作を行い、
スキャンイン線１４０よりテストデータをフリップフロ
ップ２４へ書き込む。このテストデータがスリーステー
トゲート２２を通り、パス１７０へ送出される。この
時、スリーステートゲート２３はディスイネーブル（ハ
イインピーダンス状態）であり、パス１６０側への逆流
が防止される。

【００２１】〈通常動作時〉テストデータ制御回路１０
０はモード切替え線（ＥＮ）１２０をロウレベルにし
て、スリーステートゲート２３をイネーブル（出力状
態）とし、パス１６０のデータをパス１７０側へスルー
させる。この時、テストデータ制御回路１００がクロッ
ク線（ＣＫ）１３０へクロックパルスを送出しなけれ
ば、パス１６０のデータがフリップフロップ２４へ書き
込まれることはない。

【００２２】図３は、テストデータ制御回路１００とテ
ストデータ制御回路モジュール群やＬＳＩ入出力フリッ
プフロップ群との間の各信号線の詳細配線例を示したも
のである。図において、テストデータ制御回路１００は
スキャンアドレスデコーダ１０２を具備し、その出力線
がスキャンアドレス線１６０となる。モード切替え線１
２０、クロック線１３０、スキャンイン線１４０、スキ
ャンアウト線１５０は、それぞれテストデータ制御回路
１００とＬＳＩ上の各テストデータ制御回路モジュール
群２０，２０′，…との間で共通接続とする。スキャン
イン／アウト線１４０／１５０は、さらにＬＳＩ上の各
入出力フリップフロップ１２，１３，…とも共通接続と
する。スキャンアドレス線１６０は、テストデータ制御
回路１００と各テストデータ制御回路モジュール２０，
２０′，…や入出力フリップフロップ１２，１３，…と
の間で個別接続とする。

【００２３】テストデータ制御回路１００は、診断時、
デコーダ１０２でスキャンアドレスをデコードし、スキ
ャンアドレス線１６０の１本をイネーブルとしてテスト
データ制御回路モジュールや入出力フリップフロップを
選択する。そして、該選択したテストデータ制御回路モ
ジュールやフリップフロップに対し、スキャンインの場
合はスキャンイン線１５０を通してテストデータを入力
し、スキャンアウトの場合はスキャンアウト線１５０を
通してテスト結果を出力する。また、テストデータ制御
回路モジュールを選択する場合は、図２で説明した如く
モード切替え線１２０とクロック線１３０を制御する。

【００２４】なお、図３ではテストデータ制御回路１０
０内にスキャンアドレスデコーダを設けるとしたが、挿
入するテストデータ制御回路モジュールの数が増大する
場合には、各モジュールにスキャンアドレスデコーダを
用意し、スキャンアドレスをコード形式で各モジュール
に伝えるようにしてもよい。これにより、スキャンアド
レス線１６０の本数が軽減できる。

【００２５】また、図１の実施例ではテストデータ制御
回路１００をＬＳＩ上に設けるとしたが、該テストデー
タ制御回路１００の機能は外部装置（例えば診断プロセ
ッサ）に用意してもよい。

【００２６】

【発明の効果】以上の説明から明らかのように、本発明
では、ＬＳＩの診断のための分割回路設計において、Ｌ
ＳＩの論理構成ゲート間の特定のパスにテストデータを
直接読み書き可能なテストデータ制御回路モジュールを
挿入することで、ゲート規模が大きく且つフリップフロ
ップの混在が少ないＬＳＩにおける分割回路の巨大化防
止が可能となる。

【００２７】また、例えば０.８μmプロセス技術の場
合、論理構成ゲート間に新たなフリップフロップを追加
し対策を行なった場合、信号伝搬遅延時間がフリップフ
ロップの３ns前後であるのに対し、本発明の直接テスト
データの読み書きが可能なテストデータ制御回路モジュ
ールでは１ns前後となり、２ns程度有利である。その結
果、論理挿入による信号伝搬遅延時間増を最小限に押さ
え、且つ分割回路の回路構成ゲート入出力点での故障指
摘のためのテストデータ生成の負荷を軽減し、テストデ
ータを容易に生成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成図である。

【図２】テストデータ制御回路モジュールの具体的構成
例を示す図である。

【図３】テストデータ制御回路とテストデータ制御回路
モジュール間の信号線の配線例を示す図である。

【符号の説明】

１ ＬＳＩ １０ 分割回路 １４，１５，１６ 論理ゲート群 ２０，２０′ テストデータ制御回路モジュール ３０，４０，５０ 細分割回路 １００ テストデータ制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 論理回路をフリップフロップおよびエッ
   ジピンで囲まれた回路部分を単位に複数に分割して診断
   する方法において、 前記分割した回路部分（以下、分割回路と称す）を構成
   する複数の論理ゲート間の特定のパスに直接テストデー
   タの読み書きが可能なテストデータ制御回路モジュール
   を挿入し、分割回路を前記テストデータ制御回路モジュ
   ールで更に細分割して診断することを特徴とする論理回
   路の診断方法。
2. 【請求項２】 フリップフロップおよびエッジピンで囲
   まれた回路部分を一つの分割回路とし、該分割回路が複
   数存在するＬＳＩ回路において、 前記分割回路を構成する複数の論理ゲート間の特定のパ
   スに挿入されて、分割回路を更に細分割する、直接テス
   トデータの読み書きが可能な複数のテストデータ制御回
   路モジュールと、 診断時、前記テストデータ制御回路モジュールをスキャ
   ンイン、スキャンアウトして、テストデータの書き込
   み、テスト結果の読み出しを行い、実動作時、前記テス
   トデータ制御回路モジュールをスルーとするテストデー
   タ制御回路と、を有することを特徴とするＬＳＩ回路。
3. 【請求項３】 請求項２記載のＬＳＩ回路において、テ
   ストデータ制御回路モジュールは、 前段ゲートの出力線と後段ゲートの入力線とを接続する
   ゲートと、 テストデータの読み書きを行うフリップフロップと、 テストデータ制御回路の指示により、スキャンアウト
   時、前記ゲートの出力データを前記フリップフロップへ
   書き込んだ後、それを読み出してテストデータ制御回路
   へ伝え、スキャンイン動作時、テストデータ制御回路か
   らのテストデータを前記フリップフロップへ書き込んだ
   後、それを読み出して後段ゲートへ伝え、実動作時、前
   記ゲートをスルーとして、前段ゲートの出力データをそ
   のまま後ゲートへ伝える制御手段と、を有することを特
   徴とするＬＳＩ回路。