JP2575895B2 - 集積回路の制御信号切換装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はLSI等の集積回路の制御信号切換装置に関す
る。

（従来の技術） 従来から、第２図に示すように、LSI等の集積回路１
を、シリアルバスインタフェース回路２およびシリアル
バスレジスタ３を通して入力される制御信号Ａに基づき
作動させるか、または外部より直接入力された制御信号
Ｂに基づき作動させるかの選択は、マルチプレクサ４を
用いて行っていた。そしてこのマルキプレクサ４におい
てどちらの制御信号を選択するかは、外部ピン５を介し
て入力された選択信号に基づいて決定されるようになっ
ていた。

ところが、このように外部ピンの一つを、上述のマル
チプレクサ４に対する選択信号入力用に充てることは、
外囲器のピン数が限定された集積回路においては、機能
の拡張化を妨げる一つの要因にもなりかねないため、好
ましい方法とは言いきれなかった。また、マルチプレク
サ４の構成においては多数のゲートを要するのでコスト
高になるという問題もあった。

（発明が解決しようとする課題） このように従来からの集積回路では、制御信号の選択
のため、外部ピンを一つ占有してしまうので、このこと
が機能の拡張化を妨げる要因の一つになっていた。ま
た、多数のゲート数を要するためコスト高になる問題も
あった。

本発明はこのような課題を解決するためのもので、外
部ピンを用いることなく、しかもより少ないゲート数
で、インタフェース回路を通じて入力された制御信号と
外部より直接入力された制御信号のいずれか一方を、有
効な制御信号として選択することのできる集積回路の制
御信号切換装置の提供を目的としている。

［発明の構成］ （課題を解決するための手段） 本発明の集積回路の制御信号切換装置は、上記目的を
達成するために、シリアル形式の第１の制御信号が入力
される第１の入力端と、この第１の入力端より入力され
たシリアル形式の第１の制御信号をパラレル形式の第１
の制御信号に変換するシリアル／パラレル変換回路と、
このシリアル／パラレル変換回路より出力された第１の
制御信号を保持するシリアルバスレジスタと、パラレル
形式の第２の制御信号が入力される第２の入力端と、前
記シリアルバスレジスタおよび前記第２の入力端からそ
れぞれ入力された第１の制御信号および第２の制御信号
から所定の論理演算を行ってその一方を有効な制御信号
として出力するゲートと、リセット信号を外部入力する
ためのリセット端子と、このリセット端子よりリセット
信号を入力したとき前記シリアルバスレジスタに保持さ
れた第１の制御信号を所定の論理レベルに設定する手段
とを有する集積回路と、前記第２の制御信号を前記ゲー
トより有効な制御信号として出力する場合、前記リセッ
ト端子に前記リセット信号を供給する周辺回路と、前記
第１の制御信号を前記ゲートより有効な制御信号として
出力する場合、前記第２の入力端の電位を所定の論理レ
ベルに設定する手段とを具備することを特徴とするもの
である。

（作用） 本発明の集積回路の制御信号切換装置においては、周
辺回路よりリセット信号が集積回路のリセット端子に入
力されると、シリアルバスレジスタに保持された第１の
制御信号が所定の論理レベルに設定され、このとき第２
の制御信号がゲートより有効な制御信号として出力され
る。また、シリアルバスレジスタに保持された第１の制
御信号をゲートより有効な制御信号として出力する場合
は、第２の制御信号を入力するための第２の入力端の電
位を所定の論理レベルに設定する。

したがって、この発明によれば、外部ピンを用いるこ
となく、しかもより少ないゲート数で、インタフェース
回路を通じて入力された制御信号と外部より直接入力さ
れた制御信号のいずれか一方を、有効な制御信号として
選択することが可能となる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明に係る一実施例の集積回路における制
御信号入力系の構成を説明するためのブロック図であ
る。

同図において、11はLSI等の集積回路に対する信号入
力を制御するシリアルバスインタフェース回路、12はシ
リアルバスインタフェース回路11により受信された制御
信号Ａを、データラッチクロックＢに従ってラッチし、
これを一時的に保持するシリアルバスレジスタである。
尚、このシリアルバスレジスタ12の内容は、集積回路を
リセットするため該集積回路の外部端子として設けられ
た既存のリセット端子を通じて周辺回路より入力される
リセット信号Ｃの入力により初期化されるようになって
いる。また、13はシリアルバスレジスタ12に保持された
制御信号Ａと外部ピン14を介して外部の周辺回路より直
接入力された制御信号Ｄとの論理和をとって、その結果
を集積回路おける有効な制御信号としてシリアルバスに
出力するためのORゲートである。

このような構成の集積回路において、シリアルバスイ
ンタフェース回路11を通じて入力される制御信号Ａと外
部の周辺回路より直接入力される制御信号Ｄのうち、前
者を選択して当該集積回路において使用する場合は、外
部ピン14をアース接続する。

これにより、シリアルバスレジスタ12に保持された制
御信号Ａが、そのままORゲート13からシリアルバスに送
出される。

また、外部の周辺回路より直接入力された制御信号Ｄ
を選択する場合は、外部ピン14を他の集積回路（図示せ
ず）と接続して、シリアルバスレジスタ12にリセット信
号Ｃを入力する。

これにより、シリアルバスレジスタ12の内容は初期化
され、外部ピン14を介して入力された制御信号Ｄが、そ
のままORゲート13から出力される。

かくしてこの実施例の集積回路によれば、外部ピンを
用いることなく、シリアルバスインタフェース回路11を
通じて入力される制御信号Ａと外部より直接入力される
制御信号Ｄのいずれか一方を、有効な制御信号として選
択することが可能となる。

また、この実施例の集積回路は、単純な論理ゲート
（ORゲート13）を用いた構成なので、従来のマルチプレ
クサを用いた集積回路に比べ、かなり少ないゲート数で
済み、この結果、コストダウンを図ることもできる。

［発明の効果］ 以上説明したように本発明の集積回路の制御信号切換
装置によれば、外部ピンを用いることなく、しかもより
少ないゲート数で、インタフェース回路を通じて入力さ
れた制御信号と外部より直接入力された制御信号のいず
れか一方を、有効な制御信号として選択することが可能
となる。

【図面の簡単な説明】

第１図は本発明に係る一実施例の集積回路における制御
信号入力系の構成を説明するためのブロック図、第２図
は従来の集積回路の制御信号入力系の構成を示すブロッ
クである。 11……シリアルバスインタフェース回路、12……シリア
ルバスレジスタ、13……ORゲート。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】シリアル形式の第１の制御信号が入力され
   る第１の入力端と、この第１の入力端より入力されたシ
   リアル形式の第１の制御信号をパラレル形式の第１の制
   御信号に変換するシリアル／パラレル変換回路と、この
   シリアル／パラレル変換回路より出力された第１の制御
   信号を保持するシリアルバスレジスタと、パラレル形式
   の第２の制御信号が入力される第２の入力端と、前記シ
   リアルバスレジスタおよび前記第２の入力端からそれぞ
   れ入力された第１の制御信号および第２の制御信号から
   所定の論理演算を行ってその一方を有効な制御信号とし
   て出力するゲートと、リセット信号を外部入力するため
   のリセット端子と、このリセット端子よりリセット信号
   を入力したとき前記シリアルバスレジスタに保持された
   第１の制御信号を所定の論理レベルに設定する手段とを
   有する集積回路と、 前記第２の制御信号を前記ゲートより有効な制御信号と
   して出力する場合、前記リセット端子に前記リセット信
   号を供給する周辺回路と、 前記第１の制御信号を前記ゲートより有効な制御信号と
   して出力する場合、前記第２の入力端の電位を所定の論
   理レベルに設定する手段とを具備することを特徴とする
   集積回路の制御信号切換装置。