JPS5864529A - 計算機システムの入出力制御装置 - Google Patents
計算機システムの入出力制御装置Info
- Publication number
- JPS5864529A JPS5864529A JP16271981A JP16271981A JPS5864529A JP S5864529 A JPS5864529 A JP S5864529A JP 16271981 A JP16271981 A JP 16271981A JP 16271981 A JP16271981 A JP 16271981A JP S5864529 A JPS5864529 A JP S5864529A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- input
- signal
- interface
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は計算機システムにおける入出力制御装置に関す
るものである。
るものである。
第1図は計算機システムの構成を示すもので、中央処理
装荷(以下、CPUという。)1にインタフェース部2
を介してプロセス入出力装置3が接続され、プロセス入
出力装置1には外部装置4が接続されている。
装荷(以下、CPUという。)1にインタフェース部2
を介してプロセス入出力装置3が接続され、プロセス入
出力装置1には外部装置4が接続されている。
従来の計算機システムでは、インタフェース部2とプロ
セス入出力装置3とは一体となって、外部装@4とCP
U 1とを結ぶようになっており、CPUIが変わる
毎にそれに合わせなければならないインタフェース部2
と、CPUIには直接影響を受けることの少ないプロセ
ス入出力装置3が切り離せないようになっている。
セス入出力装置3とは一体となって、外部装@4とCP
U 1とを結ぶようになっており、CPUIが変わる
毎にそれに合わせなければならないインタフェース部2
と、CPUIには直接影響を受けることの少ないプロセ
ス入出力装置3が切り離せないようになっている。
そのためK CPUIの種類が変わるたびに、インタフ
ェース部20部分のみならず、プロセス入出力装置3を
含めた装置全体を変えなければならないという欠点があ
った。
ェース部20部分のみならず、プロセス入出力装置3を
含めた装置全体を変えなければならないという欠点があ
った。
ところで、T、SI、・侍に、マイクロプロセッサの普
及によって、CPUIおよびその間りのハードウェア価
格は急速に低下し、千暁にCPU1システムに組み込む
ことが可能とtrつた。しかしながら、アナログ・ディ
ジタル変換器等、CPUIと外部装置4とを結ぶ入出力
制御装置類は依然として高価である。そこで、多数のC
PUで入出力制御装置を共有することが行なわれている
が、その場合でも。
及によって、CPUIおよびその間りのハードウェア価
格は急速に低下し、千暁にCPU1システムに組み込む
ことが可能とtrつた。しかしながら、アナログ・ディ
ジタル変換器等、CPUIと外部装置4とを結ぶ入出力
制御装置類は依然として高価である。そこで、多数のC
PUで入出力制御装置を共有することが行なわれている
が、その場合でも。
インタフェースが合わないため、 CI)0間を通信回
線等で結んでソフトウェア的に結合することが必要であ
った。そのために、処理速度が低下したり、複雑な通信
処理ソフトウェアが必要であるといった欠点があった。
線等で結んでソフトウェア的に結合することが必要であ
った。そのために、処理速度が低下したり、複雑な通信
処理ソフトウェアが必要であるといった欠点があった。
本発明の目的は、結合されるCPUの種類が変っても、
・装置全体を変える必要をなくした入出力制御装置を提
供することにある。
・装置全体を変える必要をなくした入出力制御装置を提
供することにある。
このような目的欠達成するために、本発明では、インク
フェース部をプロセス入出力装置から切り離し、このイ
ンタフェース部に、C’PUからの信号系列を標準的な
信号系列に変換する変換手段を設け、異なるCPUを結
合する場合には、このインタフェース部のみを変更する
ようにし5たことに特徴がある。
フェース部をプロセス入出力装置から切り離し、このイ
ンタフェース部に、C’PUからの信号系列を標準的な
信号系列に変換する変換手段を設け、異なるCPUを結
合する場合には、このインタフェース部のみを変更する
ようにし5たことに特徴がある。
以下1本発明の実施例を図面により詳細に説明する。
第2図は、本発明による入出力制御装置の一実施例の構
成を示すもので、5および6はCPU% 7および8は
インタフェース切替器、9はバス切替器、]0はプロセ
ス制御バス%11〜13はプロセス制御装置、15はロ
ーカルテストインタフェース、16および17はCPU
5および6からのバス、 18.19および20はイン
タフェース切替器7,8およびローカルテストインタフ
ェース14からのバスケ示す。
成を示すもので、5および6はCPU% 7および8は
インタフェース切替器、9はバス切替器、]0はプロセ
ス制御バス%11〜13はプロセス制御装置、15はロ
ーカルテストインタフェース、16および17はCPU
5および6からのバス、 18.19および20はイン
タフェース切替器7,8およびローカルテストインタフ
ェース14からのバスケ示す。
図において、CPU5から出力されるバス16の信号は
インタフェース変換器7によって標準制御バス信号に変
換され、バス18ヲ介してバス切替器9に入力される。
インタフェース変換器7によって標準制御バス信号に変
換され、バス18ヲ介してバス切替器9に入力される。
同様に、CPU6から出力されるバス】7の信号は、イ
ンタフェース変換器8によって標準制御バス信号に変換
され、バス19を介してバス切替器9に入力される。
ンタフェース変換器8によって標準制御バス信号に変換
され、バス19を介してバス切替器9に入力される。
インタフェース変換器7および8で得られる標準制御バ
ス信号はそれぞれ同じ形式になっておりそのいずれかが
バス切替器9によって選択され、プロセス制御バス10
にのせられる。
ス信号はそれぞれ同じ形式になっておりそのいずれかが
バス切替器9によって選択され、プロセス制御バス10
にのせられる。
プロセス制御バス10には、標準化されたプロセス制御
装置11〜13等が接続されており、 CPU sまた
は6からの命令によって選択され動作する。
装置11〜13等が接続されており、 CPU sまた
は6からの命令によって選択され動作する。
バス切替器9は、 CPU5または6によって制御され
、上述したように、インタフェース変換器7および8の
いずれかの出力を選択する。
、上述したように、インタフェース変換器7および8の
いずれかの出力を選択する。
ローカルテストインタフェース14は、CPU5および
6とは無関係に、このC11)Uからのデータと同じデ
ータをプロセス制御バス10に送出できるもので、それ
によりプロセス制御装置11〜13等の機能、動作チェ
ックを行なうことが可能となり、CPUの介入なしにテ
ストができる。このローカルテストインタフェース14
は、テストスイッチ、テストランプ等から構成し得る。
6とは無関係に、このC11)Uからのデータと同じデ
ータをプロセス制御バス10に送出できるもので、それ
によりプロセス制御装置11〜13等の機能、動作チェ
ックを行なうことが可能となり、CPUの介入なしにテ
ストができる。このローカルテストインタフェース14
は、テストスイッチ、テストランプ等から構成し得る。
第3図は、第2図のインタフェース変換器7または8の
バス18または19の詳細の一例を示すもので、CPU
5または6とのやりとりをするためのバス16または1
7の信号は、インタフェース変換器7または8によって
、第4図に示す内容のものに変換される。
バス18または19の詳細の一例を示すもので、CPU
5または6とのやりとりをするためのバス16または1
7の信号は、インタフェース変換器7または8によって
、第4図に示す内容のものに変換される。
すなわち、インタフェース変換器7または8の出力バス
18または19は、CPU5または6への入出力データ
のためのバス21と、データバス21ニのっている内容
を規定するファンクション信号のためのバス22と、C
PU5または6が外部装置とデータを入出力するタイミ
ングを決めるストローブ信号のためのバス23と、入出
力がI10ビジー等のためにできないことをCPU5ま
たは6に知らせるウェイト信号のためのバス24と、C
PU5または6への割込みを知らせる割込み信号のため
のバス25とからなっている。
18または19は、CPU5または6への入出力データ
のためのバス21と、データバス21ニのっている内容
を規定するファンクション信号のためのバス22と、C
PU5または6が外部装置とデータを入出力するタイミ
ングを決めるストローブ信号のためのバス23と、入出
力がI10ビジー等のためにできないことをCPU5ま
たは6に知らせるウェイト信号のためのバス24と、C
PU5または6への割込みを知らせる割込み信号のため
のバス25とからなっている。
第4図では、データバス21の信号本数716本にして
いるが、それに限定されろものではなく、接続するCP
Uのデータビット長以上の本数を満足すればよい。また
、バス22上のファンクション信号は、第5図に示すよ
うな組合せでバス21の信号内容、方向を規定している
。
いるが、それに限定されろものではなく、接続するCP
Uのデータビット長以上の本数を満足すればよい。また
、バス22上のファンクション信号は、第5図に示すよ
うな組合せでバス21の信号内容、方向を規定している
。
第6図fa)、(blおよび(C)は上述したファンク
ション信号、データおよびストローブ信号のタイミング
関係ケ示している。
ション信号、データおよびストローブ信号のタイミング
関係ケ示している。
以上述べた標準制御バス信号を作り出てインクフェース
変換器7,8は、例えば、マイクロプログラム制御の論
理回路を利用すれば容易に実現できる。
変換器7,8は、例えば、マイクロプログラム制御の論
理回路を利用すれば容易に実現できる。
なお、上述した実施例では、CPUが2種の場合につい
て説明したが、−#、に31′11+についても同様に
適用できる。
て説明したが、−#、に31′11+についても同様に
適用できる。
以上述べたように、本発明によね、ば、CPUが異なる
毎に異なる設計思想で製作されて来たプロセス制御装置
を標準的に作成することにより、装置の低価格化を計る
ことができる。
毎に異なる設計思想で製作されて来たプロセス制御装置
を標準的に作成することにより、装置の低価格化を計る
ことができる。
第1図は計算機システムの構成図、第2図は本発明によ
る(入出力制御装置の一実施例の構成図、第3図はイン
タフェース変換器からのバスの詳細を示す図、第4図〜
第6図は第3図の各バスの信号を説明するための図であ
る。 5.6・・・CPU、7,8・・・インタフェース変換
器、11〜13・・・プロセス制御装置 代理人 弁理士 秋 本 正 実第1図 第2図 4 第3図 第4図 第5因
る(入出力制御装置の一実施例の構成図、第3図はイン
タフェース変換器からのバスの詳細を示す図、第4図〜
第6図は第3図の各バスの信号を説明するための図であ
る。 5.6・・・CPU、7,8・・・インタフェース変換
器、11〜13・・・プロセス制御装置 代理人 弁理士 秋 本 正 実第1図 第2図 4 第3図 第4図 第5因
Claims (1)
- 【特許請求の範囲】 1、 中央処理装置と外部装置との間のデータの入出力
を入出力制御装置により行なう計算機システムにおいて
、上記中央処理装置からの信号系列を標準的な信号系列
に変換する変換手段を備えたインタフェース部と、該イ
ンタフェース部からの標準的な信号系列により動作する
入出力装置とを備えたことを特徴とする入出力制御装置
。 2、上記インタフェース部がテストのための標準的な信
号系列を発生するインタフェースを含み、テスト中に、
上記インタフェースからの信号系列により上記入出力装
置を動作させるようにしたことを特徴とする特許請求範
囲第1項記載の入出力制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16271981A JPS5864529A (ja) | 1981-10-14 | 1981-10-14 | 計算機システムの入出力制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16271981A JPS5864529A (ja) | 1981-10-14 | 1981-10-14 | 計算機システムの入出力制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5864529A true JPS5864529A (ja) | 1983-04-16 |
Family
ID=15759978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16271981A Pending JPS5864529A (ja) | 1981-10-14 | 1981-10-14 | 計算機システムの入出力制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5864529A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60198647A (ja) * | 1984-03-22 | 1985-10-08 | Ando Electric Co Ltd | インサ−キツトエミユレ−タ |
JPS60254358A (ja) * | 1984-05-31 | 1985-12-16 | Toshiba Corp | マルチア−キテクチヤマイクロプロセツサシステム |
JPS63237154A (ja) * | 1987-03-26 | 1988-10-03 | Asia Electron Kk | メモリアクセス方式 |
-
1981
- 1981-10-14 JP JP16271981A patent/JPS5864529A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60198647A (ja) * | 1984-03-22 | 1985-10-08 | Ando Electric Co Ltd | インサ−キツトエミユレ−タ |
JPS60254358A (ja) * | 1984-05-31 | 1985-12-16 | Toshiba Corp | マルチア−キテクチヤマイクロプロセツサシステム |
JPS63237154A (ja) * | 1987-03-26 | 1988-10-03 | Asia Electron Kk | メモリアクセス方式 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3400665B2 (ja) | Pcmciaカード上の割り込み共有技術 | |
JPH0565897B2 (ja) | ||
US5109494A (en) | Passive processor communications interface | |
KR970012168A (ko) | 외부 장치를 액세스시키는 데이타 처리 시스템 및 외부 장치를 액세스시키는 방법 | |
JPS5864529A (ja) | 計算機システムの入出力制御装置 | |
JPH0259949A (ja) | ディジーチェーン割込み処理装置 | |
JPS5864528A (ja) | 複数マイクロプロセツサのデ−タ転送方式 | |
JP3183311B2 (ja) | データ転送システム | |
JP2575895B2 (ja) | 集積回路の制御信号切換装置 | |
US4330842A (en) | Valid memory address pin elimination | |
JPH03132857A (ja) | 複数cpu間データ転送回路 | |
JP3200821B2 (ja) | 半導体集積回路システム | |
JPS6237859B2 (ja) | ||
JPH04306739A (ja) | プロセッサ開発支援装置,開発支援装置用ポッドおよびインサーキット・エミュレータのポッド | |
JPS6342547A (ja) | 回線制御装置 | |
JPS5969858A (ja) | Lsiプロセツサ | |
JPH0113575B2 (ja) | ||
RU97107751A (ru) | Система диагностирования цифровых устройств | |
KR950009426A (ko) | 타이콤(ticom)시스템의 입출력 처리기 내에서의 데이타 경로 제어장치 | |
JPH01185050A (ja) | 信号処理回路 | |
KR900005361A (ko) | 연속된 컴퍼스(compass) 접속을 갖는 감지기 입/출력 시스템 | |
JPS6398728A (ja) | 入出力制御装置 | |
JPH04177557A (ja) | 異種バス間接続における割込み処理方式 | |
JPS63304355A (ja) | 高速デ−タ出力制御方式 | |
JPS5856012A (ja) | 割込み制御方式 |