JPS5864529A - 計算機システムの入出力制御装置 - Google Patents
計算機システムの入出力制御装置Info
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- JPS5864529A JPS5864529A JP16271981A JP16271981A JPS5864529A JP S5864529 A JPS5864529 A JP S5864529A JP 16271981 A JP16271981 A JP 16271981A JP 16271981 A JP16271981 A JP 16271981A JP S5864529 A JPS5864529 A JP S5864529A
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- input
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は計算機システムにおける入出力制御装置に関す
るものである。
るものである。
第１図は計算機システムの構成を示すもので、中央処理
装荷（以下、ＣＰＵという。）１にインタフェース部２
を介してプロセス入出力装置３が接続され、プロセス入
出力装置１には外部装置４が接続されている。
装荷（以下、ＣＰＵという。）１にインタフェース部２
を介してプロセス入出力装置３が接続され、プロセス入
出力装置１には外部装置４が接続されている。
従来の計算機システムでは、インタフェース部２とプロ
セス入出力装置３とは一体となって、外部装＠４とＣＰ
Ｕ １とを結ぶようになっており、ＣＰＵＩが変わる
毎にそれに合わせなければならないインタフェース部２
と、ＣＰＵＩには直接影響を受けることの少ないプロセ
ス入出力装置３が切り離せないようになっている。
セス入出力装置３とは一体となって、外部装＠４とＣＰ
Ｕ １とを結ぶようになっており、ＣＰＵＩが変わる
毎にそれに合わせなければならないインタフェース部２
と、ＣＰＵＩには直接影響を受けることの少ないプロセ
ス入出力装置３が切り離せないようになっている。
そのためＫ ＣＰＵＩの種類が変わるたびに、インタフ
ェース部２０部分のみならず、プロセス入出力装置３を
含めた装置全体を変えなければならないという欠点があ
った。
ェース部２０部分のみならず、プロセス入出力装置３を
含めた装置全体を変えなければならないという欠点があ
った。
ところで、Ｔ、ＳＩ、・侍に、マイクロプロセッサの普
及によって、ＣＰＵＩおよびその間りのハードウェア価
格は急速に低下し、千暁にＣＰＵ１システムに組み込む
ことが可能とｔｒつた。しかしながら、アナログ・ディ
ジタル変換器等、ＣＰＵＩと外部装置４とを結ぶ入出力
制御装置類は依然として高価である。そこで、多数のＣ
ＰＵで入出力制御装置を共有することが行なわれている
が、その場合でも。
及によって、ＣＰＵＩおよびその間りのハードウェア価
格は急速に低下し、千暁にＣＰＵ１システムに組み込む
ことが可能とｔｒつた。しかしながら、アナログ・ディ
ジタル変換器等、ＣＰＵＩと外部装置４とを結ぶ入出力
制御装置類は依然として高価である。そこで、多数のＣ
ＰＵで入出力制御装置を共有することが行なわれている
が、その場合でも。
インタフェースが合わないため、 ＣＩ）０間を通信回
線等で結んでソフトウェア的に結合することが必要であ
った。そのために、処理速度が低下したり、複雑な通信
処理ソフトウェアが必要であるといった欠点があった。
線等で結んでソフトウェア的に結合することが必要であ
った。そのために、処理速度が低下したり、複雑な通信
処理ソフトウェアが必要であるといった欠点があった。
本発明の目的は、結合されるＣＰＵの種類が変っても、
・装置全体を変える必要をなくした入出力制御装置を提
供することにある。
・装置全体を変える必要をなくした入出力制御装置を提
供することにある。
このような目的欠達成するために、本発明では、インク
フェース部をプロセス入出力装置から切り離し、このイ
ンタフェース部に、Ｃ’ＰＵからの信号系列を標準的な
信号系列に変換する変換手段を設け、異なるＣＰＵを結
合する場合には、このインタフェース部のみを変更する
ようにし５たことに特徴がある。
フェース部をプロセス入出力装置から切り離し、このイ
ンタフェース部に、Ｃ’ＰＵからの信号系列を標準的な
信号系列に変換する変換手段を設け、異なるＣＰＵを結
合する場合には、このインタフェース部のみを変更する
ようにし５たことに特徴がある。
以下１本発明の実施例を図面により詳細に説明する。
第２図は、本発明による入出力制御装置の一実施例の構
成を示すもので、５および６はＣＰＵ％ ７および８は
インタフェース切替器、９はバス切替器、］０はプロセ
ス制御バス％１１〜１３はプロセス制御装置、１５はロ
ーカルテストインタフェース、１６および１７はＣＰＵ
５および６からのバス、 １８．１９および２０はイン
タフェース切替器７，８およびローカルテストインタフ
ェース１４からのバスケ示す。
成を示すもので、５および６はＣＰＵ％ ７および８は
インタフェース切替器、９はバス切替器、］０はプロセ
ス制御バス％１１〜１３はプロセス制御装置、１５はロ
ーカルテストインタフェース、１６および１７はＣＰＵ
５および６からのバス、 １８．１９および２０はイン
タフェース切替器７，８およびローカルテストインタフ
ェース１４からのバスケ示す。
図において、ＣＰＵ５から出力されるバス１６の信号は
インタフェース変換器７によって標準制御バス信号に変
換され、バス１８ヲ介してバス切替器９に入力される。
インタフェース変換器７によって標準制御バス信号に変
換され、バス１８ヲ介してバス切替器９に入力される。
同様に、ＣＰＵ６から出力されるバス】７の信号は、イ
ンタフェース変換器８によって標準制御バス信号に変換
され、バス１９を介してバス切替器９に入力される。
ンタフェース変換器８によって標準制御バス信号に変換
され、バス１９を介してバス切替器９に入力される。
インタフェース変換器７および８で得られる標準制御バ
ス信号はそれぞれ同じ形式になっておりそのいずれかが
バス切替器９によって選択され、プロセス制御バス１０
にのせられる。
ス信号はそれぞれ同じ形式になっておりそのいずれかが
バス切替器９によって選択され、プロセス制御バス１０
にのせられる。
プロセス制御バス１０には、標準化されたプロセス制御
装置１１〜１３等が接続されており、 ＣＰＵ ｓまた
は６からの命令によって選択され動作する。
装置１１〜１３等が接続されており、 ＣＰＵ ｓまた
は６からの命令によって選択され動作する。
バス切替器９は、 ＣＰＵ５または６によって制御され
、上述したように、インタフェース変換器７および８の
いずれかの出力を選択する。
、上述したように、インタフェース変換器７および８の
いずれかの出力を選択する。
ローカルテストインタフェース１４は、ＣＰＵ５および
６とは無関係に、このＣ１１）Ｕからのデータと同じデ
ータをプロセス制御バス１０に送出できるもので、それ
によりプロセス制御装置１１〜１３等の機能、動作チェ
ックを行なうことが可能となり、ＣＰＵの介入なしにテ
ストができる。このローカルテストインタフェース１４
は、テストスイッチ、テストランプ等から構成し得る。
６とは無関係に、このＣ１１）Ｕからのデータと同じデ
ータをプロセス制御バス１０に送出できるもので、それ
によりプロセス制御装置１１〜１３等の機能、動作チェ
ックを行なうことが可能となり、ＣＰＵの介入なしにテ
ストができる。このローカルテストインタフェース１４
は、テストスイッチ、テストランプ等から構成し得る。
第３図は、第２図のインタフェース変換器７または８の
バス１８または１９の詳細の一例を示すもので、ＣＰＵ
５または６とのやりとりをするためのバス１６または１
７の信号は、インタフェース変換器７または８によって
、第４図に示す内容のものに変換される。
バス１８または１９の詳細の一例を示すもので、ＣＰＵ
５または６とのやりとりをするためのバス１６または１
７の信号は、インタフェース変換器７または８によって
、第４図に示す内容のものに変換される。
すなわち、インタフェース変換器７または８の出力バス
１８または１９は、ＣＰＵ５または６への入出力データ
のためのバス２１と、データバス２１ニのっている内容
を規定するファンクション信号のためのバス２２と、Ｃ
ＰＵ５または６が外部装置とデータを入出力するタイミ
ングを決めるストローブ信号のためのバス２３と、入出
力がＩ１０ビジー等のためにできないことをＣＰＵ５ま
たは６に知らせるウェイト信号のためのバス２４と、Ｃ
ＰＵ５または６への割込みを知らせる割込み信号のため
のバス２５とからなっている。
１８または１９は、ＣＰＵ５または６への入出力データ
のためのバス２１と、データバス２１ニのっている内容
を規定するファンクション信号のためのバス２２と、Ｃ
ＰＵ５または６が外部装置とデータを入出力するタイミ
ングを決めるストローブ信号のためのバス２３と、入出
力がＩ１０ビジー等のためにできないことをＣＰＵ５ま
たは６に知らせるウェイト信号のためのバス２４と、Ｃ
ＰＵ５または６への割込みを知らせる割込み信号のため
のバス２５とからなっている。
第４図では、データバス２１の信号本数７１６本にして
いるが、それに限定されろものではなく、接続するＣＰ
Ｕのデータビット長以上の本数を満足すればよい。また
、バス２２上のファンクション信号は、第５図に示すよ
うな組合せでバス２１の信号内容、方向を規定している
。
いるが、それに限定されろものではなく、接続するＣＰ
Ｕのデータビット長以上の本数を満足すればよい。また
、バス２２上のファンクション信号は、第５図に示すよ
うな組合せでバス２１の信号内容、方向を規定している
。
第６図ｆａ）、（ｂｌおよび（Ｃ）は上述したファンク
ション信号、データおよびストローブ信号のタイミング
関係ケ示している。
ション信号、データおよびストローブ信号のタイミング
関係ケ示している。
以上述べた標準制御バス信号を作り出てインクフェース
変換器７，８は、例えば、マイクロプログラム制御の論
理回路を利用すれば容易に実現できる。
変換器７，８は、例えば、マイクロプログラム制御の論
理回路を利用すれば容易に実現できる。
なお、上述した実施例では、ＣＰＵが２種の場合につい
て説明したが、−＃、に３１′１１＋についても同様に
適用できる。
て説明したが、−＃、に３１′１１＋についても同様に
適用できる。
以上述べたように、本発明によね、ば、ＣＰＵが異なる
毎に異なる設計思想で製作されて来たプロセス制御装置
を標準的に作成することにより、装置の低価格化を計る
ことができる。
毎に異なる設計思想で製作されて来たプロセス制御装置
を標準的に作成することにより、装置の低価格化を計る
ことができる。
第１図は計算機システムの構成図、第２図は本発明によ
る（入出力制御装置の一実施例の構成図、第３図はイン
タフェース変換器からのバスの詳細を示す図、第４図〜
第６図は第３図の各バスの信号を説明するための図であ
る。 ５．６・・・ＣＰＵ、７，８・・・インタフェース変換
器、１１〜１３・・・プロセス制御装置 代理人 弁理士 秋 本 正 実第１図 第２図 ４ 第３図 第４図 第５因
る（入出力制御装置の一実施例の構成図、第３図はイン
タフェース変換器からのバスの詳細を示す図、第４図〜
第６図は第３図の各バスの信号を説明するための図であ
る。 ５．６・・・ＣＰＵ、７，８・・・インタフェース変換
器、１１〜１３・・・プロセス制御装置 代理人 弁理士 秋 本 正 実第１図 第２図 ４ 第３図 第４図 第５因
Claims (1)
- 【特許請求の範囲】 １、 中央処理装置と外部装置との間のデータの入出力
を入出力制御装置により行なう計算機システムにおいて
、上記中央処理装置からの信号系列を標準的な信号系列
に変換する変換手段を備えたインタフェース部と、該イ
ンタフェース部からの標準的な信号系列により動作する
入出力装置とを備えたことを特徴とする入出力制御装置
。 ２、上記インタフェース部がテストのための標準的な信
号系列を発生するインタフェースを含み、テスト中に、
上記インタフェースからの信号系列により上記入出力装
置を動作させるようにしたことを特徴とする特許請求範
囲第１項記載の入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16271981A JPS5864529A (ja) | 1981-10-14 | 1981-10-14 | 計算機システムの入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16271981A JPS5864529A (ja) | 1981-10-14 | 1981-10-14 | 計算機システムの入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864529A true JPS5864529A (ja) | 1983-04-16 |
Family
ID=15759978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16271981A Pending JPS5864529A (ja) | 1981-10-14 | 1981-10-14 | 計算機システムの入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864529A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198647A (ja) * | 1984-03-22 | 1985-10-08 | Ando Electric Co Ltd | インサ−キツトエミユレ−タ |
| JPS60254358A (ja) * | 1984-05-31 | 1985-12-16 | Toshiba Corp | マルチア−キテクチヤマイクロプロセツサシステム |
| JPS63237154A (ja) * | 1987-03-26 | 1988-10-03 | Asia Electron Kk | メモリアクセス方式 |
-
1981
- 1981-10-14 JP JP16271981A patent/JPS5864529A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198647A (ja) * | 1984-03-22 | 1985-10-08 | Ando Electric Co Ltd | インサ−キツトエミユレ−タ |
| JPS60254358A (ja) * | 1984-05-31 | 1985-12-16 | Toshiba Corp | マルチア−キテクチヤマイクロプロセツサシステム |
| JPS63237154A (ja) * | 1987-03-26 | 1988-10-03 | Asia Electron Kk | メモリアクセス方式 |
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