JPS5856012A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPS5856012A JPS5856012A JP15421881A JP15421881A JPS5856012A JP S5856012 A JPS5856012 A JP S5856012A JP 15421881 A JP15421881 A JP 15421881A JP 15421881 A JP15421881 A JP 15421881A JP S5856012 A JPS5856012 A JP S5856012A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal
- input
- output
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は割込み制御方式に関する。
従来の情報処理システムにおける同一レベルの外部割込
みに対するサービスの優先順位は、ＣＰＵからみた物理
的な位置づけにより決定される、いわゆるディジーチェ
インによる方式が一般的である。
みに対するサービスの優先順位は、ＣＰＵからみた物理
的な位置づけにより決定される、いわゆるディジーチェ
インによる方式が一般的である。
第１図に従来の典型的なディジーチェイン割込み方式が
採用される情報処理装置の構成例が示されている。
採用される情報処理装置の構成例が示されている。
Ｖにおいて、ＪＩｔｉＣＰＵ、ｚｘ、ノ３ 、１４ 。
１５は外部割込みを発生′させる外部割込み発生装置、
具体的には入出力装置である。割込み優先順位は、１２
〉１３〉１３〉１５となっておシ。
具体的には入出力装置である。割込み優先順位は、１２
〉１３〉１３〉１５となっておシ。
その制御は割込み要求信号１６と割込み許可信号１７に
よってなされる。
よってなされる。
割込み許可信号ノーは各入出力装置１２，１３゜１４
、 Ｉｓ に割込み許可イン信号（ＩＥＩ）として入
力され、割込み許可アウト信号（ＩＥＯ）として出力さ
れる。
、 Ｉｓ に割込み許可イン信号（ＩＥＩ）として入
力され、割込み許可アウト信号（ＩＥＯ）として出力さ
れる。
ＣＰＵＩ Ｉに最も近い入出力装置１２のＩＥＩはグル
アップされ、その他の入出力装＃１３゜１４．１５ の
ＩＥＩは前段に位置する入出力装置から出力されるＩＥ
Ｏに接続される。また、割込み要求信号１６は各入出力
装置１２，１３゜１４、Ｉｓ の割込み信号（ＩＮＴ
）がワイヤードオアされ、ＣＰＵ７７の割込み要求信号
（ＩＮＴ）に接続される。
アップされ、その他の入出力装＃１３゜１４．１５ の
ＩＥＩは前段に位置する入出力装置から出力されるＩＥ
Ｏに接続される。また、割込み要求信号１６は各入出力
装置１２，１３゜１４、Ｉｓ の割込み信号（ＩＮＴ
）がワイヤードオアされ、ＣＰＵ７７の割込み要求信号
（ＩＮＴ）に接続される。
以上が従来のディジーチェインによる割込み動作であり
、第２図に割込み処理の遷移例を概念図として示しであ
る。ディジーチェインは庫列割込み方式に比較してノ・
−ドウエアの消滅化という面で利点は大きいが、チェイ
ン中の物理に決定されてしまい、優先順位の変更が不可
能であった。従って、時間推移によ抄事象に対応する割
込み優先順位が変わる処理を行おうとする場合には上記
ディジーチェインによる方式は不向きであった。
、第２図に割込み処理の遷移例を概念図として示しであ
る。ディジーチェインは庫列割込み方式に比較してノ・
−ドウエアの消滅化という面で利点は大きいが、チェイ
ン中の物理に決定されてしまい、優先順位の変更が不可
能であった。従って、時間推移によ抄事象に対応する割
込み優先順位が変わる処理を行おうとする場合には上記
ディジーチェインによる方式は不向きであった。
本発明は上記事情に基づいてなされたものであり、割込
み許可信号を循環させる構成を採ることにより、ハード
ウェア量が最小で柔軟性に富むディジーチェイン割込み
方式の利点を生かしつつ、割込み優先順位を任意に設定
可能とし六割込み制御方式を掃供することを目的とする
。
み許可信号を循環させる構成を採ることにより、ハード
ウェア量が最小で柔軟性に富むディジーチェイン割込み
方式の利点を生かしつつ、割込み優先順位を任意に設定
可能とし六割込み制御方式を掃供することを目的とする
。
以下、第３図以降を使用して本発明に関し詳細に説明す
る。
る。
第３図は本発明によるディジーチェイン割込み方式が実
現される情報処理装置の構成例を示すブロック図である
。図によれば、第１図に示した従来例と比較して割込み
許可信号が循環形式になっている点が異なる。その他の
構成は第１図に示した従来例と同様であり、３１はＣＰ
Ｕ。
現される情報処理装置の構成例を示すブロック図である
。図によれば、第１図に示した従来例と比較して割込み
許可信号が循環形式になっている点が異なる。その他の
構成は第１図に示した従来例と同様であり、３１はＣＰ
Ｕ。
３２．３３，３４．３５は外部割込みを発生させる入出
力装置、３６は割込み要求信号である。
力装置、３６は割込み要求信号である。
割込み許可信号３７は各入出力装置ｓｘ、ｓｓ。
３４．３ＭＶＣ割込み許可イン信号（ＩＩＩ’）として
入力され、割込み許可アウト信号（ＩＩＯ）として出力
される。ＩＥＩ’は各入出力装置３１，３３゜３４．３
５内でＩＥＩに変換される。
入力され、割込み許可アウト信号（ＩＩＯ）として出力
される。ＩＥＩ’は各入出力装置３１，３３゜３４．３
５内でＩＥＩに変換される。
第４図はその変換ロジックを示す実施例である。図にお
いて、４１はＣＰＵＪＪから発せられるコマンドにより
セット／リセットされるフリップフロップである。この
フリップフロップ４１は装置の割込み優先順位を最高位
にしたい場合に限りセットする。このフリップフロップ
４１の互出力はナントゲート４２の一方の入力端子へ供
給される。ナントゲート４２の他方の入力端子へはＩＩ
Ｉ’をインバータ４Ｊにて反転した出力が供給される。
いて、４１はＣＰＵＪＪから発せられるコマンドにより
セット／リセットされるフリップフロップである。この
フリップフロップ４１は装置の割込み優先順位を最高位
にしたい場合に限りセットする。このフリップフロップ
４１の互出力はナントゲート４２の一方の入力端子へ供
給される。ナントゲート４２の他方の入力端子へはＩＩ
Ｉ’をインバータ４Ｊにて反転した出力が供給される。
上記ナントゲート４２は前段に位置する装置から得られ
るＩＥＯ（ＩＩＩ’ ） ｔ−ＩＩＩ とするか否か
を決定するた−」めに設けられる。
るＩＥＯ（ＩＩＩ’ ） ｔ−ＩＩＩ とするか否か
を決定するた−」めに設けられる。
第５図は本発明による割込み動作を示し、割込み処理の
遷移例をメインプログラム、装置３２．３３，３４．３
５毎区分して概念図として示しである。
遷移例をメインプログラム、装置３２．３３，３４．３
５毎区分して概念図として示しである。
以下１本発明の動作につき詳細に説明する。
本発明における割込みのハンドリング（割込み６発生か
ら割込み処理への移行及び終結処理）は、基本的には従
来例と同様であるため説明を省略し、優先順位の可変機
構についてのみ述べる。
ら割込み処理への移行及び終結処理）は、基本的には従
来例と同様であるため説明を省略し、優先順位の可変機
構についてのみ述べる。
パワーオンイニシャル状態、あるいはＣＰＵ３１から発
せられるコマンドによシ、フリップ７０ツブ４１社リセ
ット状態になる。リセット状態忙おいては、フリップフ
ロップ４１のｉ端子が“ＨＩＧＨ”レベルとなシ、ナン
トゲート４２の出力社前段に位置する入出力装置から出
力されるＩＷＯ（ＩＥＩ’）の状態に依存することにな
る。即ち、ＩＥＩ’＝ＩＥＩ となシ、その入出力装
置の割込み優先順位は最高位ではなく。
せられるコマンドによシ、フリップ７０ツブ４１社リセ
ット状態になる。リセット状態忙おいては、フリップフ
ロップ４１のｉ端子が“ＨＩＧＨ”レベルとなシ、ナン
トゲート４２の出力社前段に位置する入出力装置から出
力されるＩＷＯ（ＩＥＩ’）の状態に依存することにな
る。即ち、ＩＥＩ’＝ＩＥＩ となシ、その入出力装
置の割込み優先順位は最高位ではなく。
論・理的により優先度の高い他の入出力装置が前段に存
在することになる。
在することになる。
割込み優先順位を最高位にしたい入出力装置に対し、そ
の装置が内蔵する７リツグフロツプ４ノをセットさせる
コマンドをＣＰＵＩＩよシ与える。このことによシ、ア
リツブフロップ４Ｉの互端子は“’ＬＯＷ” レベルと
なり、ナントゲート４２の出力は前段に位置する装置か
ら得られるＩＥＯ（ＩＥＩ’）の状態に依存せず常に’
ＨＩＧＨ”レベル状態となる。即ち、これは第１図に示
した従来例において、ＣＰＵＩＩに最も近い入出力装置
のＩＥＩをプルアップし１割込み優先順位を最高位にし
たことと論理的に同勢となシ、フリップフロップ４１が
セットされる入出力装置が、チェイン中量も高い優先度
を持つことＫなる。
の装置が内蔵する７リツグフロツプ４ノをセットさせる
コマンドをＣＰＵＩＩよシ与える。このことによシ、ア
リツブフロップ４Ｉの互端子は“’ＬＯＷ” レベルと
なり、ナントゲート４２の出力は前段に位置する装置か
ら得られるＩＥＯ（ＩＥＩ’）の状態に依存せず常に’
ＨＩＧＨ”レベル状態となる。即ち、これは第１図に示
した従来例において、ＣＰＵＩＩに最も近い入出力装置
のＩＥＩをプルアップし１割込み優先順位を最高位にし
たことと論理的に同勢となシ、フリップフロップ４１が
セットされる入出力装置が、チェイン中量も高い優先度
を持つことＫなる。
第５図は本発明による割込み制御方式の動作を示し、割
込み処理の遷移例を概念図として示したものであること
は前述したとおりである。
込み処理の遷移例を概念図として示したものであること
は前述したとおりである。
この例によれば、パワーオンイニシャル状態で入出力装
置３２が最高位優先順位を持つ様に入出力装置３２のフ
リツ１フロッ１４１に対しセットコマンドが発せられ処
理を続けてきたが、入出力装置３５の割込み処理を最臓
位優先に行々わなければならないシステムスティタスと
なった状況を想定している。この場合、入出力装５１３
５の優先度を最高位にすべく、割込みディセーブル、入
出力装置３２のフリップ７０ツグをリセット、入出力装
置３５のフリップフロップをセット、割込みイネーブル
の４つの処理が施される。以降は厚５図に示す如く、入
出力装置３５が最高位の割込み優先順位を持つものとし
てシステムは動作する。
置３２が最高位優先順位を持つ様に入出力装置３２のフ
リツ１フロッ１４１に対しセットコマンドが発せられ処
理を続けてきたが、入出力装置３５の割込み処理を最臓
位優先に行々わなければならないシステムスティタスと
なった状況を想定している。この場合、入出力装５１３
５の優先度を最高位にすべく、割込みディセーブル、入
出力装置３２のフリップ７０ツグをリセット、入出力装
置３５のフリップフロップをセット、割込みイネーブル
の４つの処理が施される。以降は厚５図に示す如く、入
出力装置３５が最高位の割込み優先順位を持つものとし
てシステムは動作する。
以上説明の如く本発明によれば、ディジーチェイン中の
物理的位置づけではなく、プログラマブルに割込み優先
順位を決定できる。このことにより、システムのスティ
タス（ある時点では装＆Ａのサービスを優先し、また、
ある時点では装＆Ｂのサービスを優先させたい）に応じ
て割込み優先順位と変えられる。
物理的位置づけではなく、プログラマブルに割込み優先
順位を決定できる。このことにより、システムのスティ
タス（ある時点では装＆Ａのサービスを優先し、また、
ある時点では装＆Ｂのサービスを優先させたい）に応じ
て割込み優先順位と変えられる。
第１図は従来の典型的なディジーチェイン側割込みの動
作を概念的に示す動作概念図、第３図は本発明の割込み
制御方式が実現される情報処理装置の構成例を示す′図
、第４図は第３図における各入出力装置が内蔵する優先
順位決定機構のロジック図、笛５図は本発明の動作を概
念的に示す動作概念図である。 ３１・・・ＣＰＵ、３２，３３，３４．３５・・・入出
力装置、３６・・・割込み要求信号、３７・・・割込み
許可信号、４７・・・フリップフロップ、４２・・・ナ
ントゲート。 出願人代理人 弁理士 鈴 江 武 章節１図 毒 ｊ／ 第４１
作を概念的に示す動作概念図、第３図は本発明の割込み
制御方式が実現される情報処理装置の構成例を示す′図
、第４図は第３図における各入出力装置が内蔵する優先
順位決定機構のロジック図、笛５図は本発明の動作を概
念的に示す動作概念図である。 ３１・・・ＣＰＵ、３２，３３，３４．３５・・・入出
力装置、３６・・・割込み要求信号、３７・・・割込み
許可信号、４７・・・フリップフロップ、４２・・・ナ
ントゲート。 出願人代理人 弁理士 鈴 江 武 章節１図 毒 ｊ／ 第４１
Claims (2)
- （１）各装置の割込み要求信号ラインがワイヤードオア
接続されこのラインを伝播する割込み要求信号と各装置
間を伝播する割込み許可信号によって制御がなされ、割
込み事象が発生すると割込み許可入力信号を有効にする
と共に上記割込要求信号を活性化し、同時に割込み許可
出力信号を無効化する仁とによシ後段に信愛する装置か
らの割込みを抑制するディジーチェインによる割込み制
御装置において、上記割込み許可信号を循環させること
によシ、各装置は前段に位置する装置より与えられる割
込み許可出力信号を装置内部の状況に応じて割込み許可
入力信号に変換し、この信号を割込み許可出力信号とし
て後段に位置する装置へ通知することを特徴とする割込
み制御方式。 - （２）上記各装置は、外部よシ与えられるコマンドによ
りセット／リセットされるフリップフロップと、このフ
リップフロップの示す内容により前段に位置する装置か
ら与えられる割込み許可出力信号を割込み許可入力信号
とするか否かを決定するゲートとから成る割込み優先順
位決定機構を持つことを特徴とする特許請求の範囲第１
項記載の割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15421881A JPS5856012A (ja) | 1981-09-29 | 1981-09-29 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15421881A JPS5856012A (ja) | 1981-09-29 | 1981-09-29 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856012A true JPS5856012A (ja) | 1983-04-02 |
Family
ID=15579423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15421881A Pending JPS5856012A (ja) | 1981-09-29 | 1981-09-29 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4690798A (en) * | 1985-02-19 | 1987-09-01 | Kawasaki Steel Corporation | Ultrasoft stainless steel |
-
1981
- 1981-09-29 JP JP15421881A patent/JPS5856012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4690798A (en) * | 1985-02-19 | 1987-09-01 | Kawasaki Steel Corporation | Ultrasoft stainless steel |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4130864A (en) | Priority selection circuit for multiported central functional unit with automatic priority reduction on excessive port request | |
| JP3284311B2 (ja) | データ処理システムにおける通信バス制御装置およびバス制御方法 | |
| JPS5856012A (ja) | 割込み制御方式 | |
| GB1570206A (en) | Data processing system | |
| JPH01246602A (ja) | プログラマブルコントローラ用特殊機能ユニット | |
| JPS63231661A (ja) | 優先順位制御装置 | |
| JPS5864529A (ja) | 計算機システムの入出力制御装置 | |
| JP2557066B2 (ja) | 優先度制御回路 | |
| JPS5935216A (ja) | 多重情報処理システム | |
| JPS5826057B2 (ja) | 複合コンピュ−タシステム | |
| JP2614931B2 (ja) | 割込制御回路 | |
| JPS58178468A (ja) | デ−タ処理システムの割込方式 | |
| JPS60179865A (ja) | 割込み受付け制御方式 | |
| JPH0721116A (ja) | 情報処理装置 | |
| JPH05143521A (ja) | 情報処理システムおよびそれを使用した入出力命令応答方式 | |
| JPH01177630A (ja) | マイクロコンピュータ装置 | |
| JPS63310035A (ja) | マイクロコンピユ−タ | |
| JPH0830548A (ja) | データ衝突防止装置 | |
| JPS6269320A (ja) | デ−タ優先ラツチ回路 | |
| JPS59197919A (ja) | 衝突防止方式 | |
| JPH01243158A (ja) | 情報処理装置 | |
| JPH04352057A (ja) | 割込み通知回路 | |
| JPH06259376A (ja) | データ転送装置 | |
| JPH02153449A (ja) | 情報処理装置 | |
| JPH04109397A (ja) | 割り込みコントロール回路 |