JPS63310035A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS63310035A JPS63310035A JP62147244A JP14724487A JPS63310035A JP S63310035 A JPS63310035 A JP S63310035A JP 62147244 A JP62147244 A JP 62147244A JP 14724487 A JP14724487 A JP 14724487A JP S63310035 A JPS63310035 A JP S63310035A
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- JP
- Japan
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- interrupt
- test
- signal
- microcomputer
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- Pending
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 32
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＰＵに対する複数の割込要求が同時にあ
った場合に、所定の優先順位に基づいて複数の割込処理
を順次実行するマイクロコンピュータに関する。
った場合に、所定の優先順位に基づいて複数の割込処理
を順次実行するマイクロコンピュータに関する。
第２図は従来のマイクロコンピュータにおける割込１ｆ
ｌｌを示すブロック図である。
ｌｌを示すブロック図である。
第２図において、１はＣＰＵ、２ａないし２ｅはＣＰＵ
１に対する割込要求を発生する周辺機器である。これら
の周辺機器２ａ〜２ｅは、例えば、外部機器２ａのほか
、タイｖ２ｂ、２ｃ、ｔＪＡＲ■（万能非同期送受信１
ａ）２ｄ、Δ／Ｄコンバータ２ｅなどの内部機器である
。そして、周辺機器２ａ〜２ｅからの割込信号ＩＮＴ
−ＩＮＴ８はそれぞれ割込信号線３ａ〜３ｅを介して
割込制御回路４に入力される。この割込制御回路４の内
部には、周辺機器２ａ〜２ｅの割込優先順位（割込優先
度）が記憶されている。また、割込制御回路４からは割
込指示信号ＩＮＴが信号線５を介してＣＰＵ１に出力さ
れる。
１に対する割込要求を発生する周辺機器である。これら
の周辺機器２ａ〜２ｅは、例えば、外部機器２ａのほか
、タイｖ２ｂ、２ｃ、ｔＪＡＲ■（万能非同期送受信１
ａ）２ｄ、Δ／Ｄコンバータ２ｅなどの内部機器である
。そして、周辺機器２ａ〜２ｅからの割込信号ＩＮＴ
−ＩＮＴ８はそれぞれ割込信号線３ａ〜３ｅを介して
割込制御回路４に入力される。この割込制御回路４の内
部には、周辺機器２ａ〜２ｅの割込優先順位（割込優先
度）が記憶されている。また、割込制御回路４からは割
込指示信号ＩＮＴが信号線５を介してＣＰＵ１に出力さ
れる。
次に、割込動作について説明する。なお、割込優先順位
は、外部機器２ａ、タイマ２ｂ、２ｃ、ＵＡＲＴ２ｄ、
Ａ／ＤＤンバータ２ｅの順に高いものと仮定する。
は、外部機器２ａ、タイマ２ｂ、２ｃ、ＵＡＲＴ２ｄ、
Ａ／ＤＤンバータ２ｅの順に高いものと仮定する。
例えば、タイマ２ｂとタイマ２Ｃとのそれぞれのカウン
トが同時にオーバーフローして割込信号ｌＮＴｂ、ｌＮ
Ｔｃが同時にアクティブになったとする。この際には、
割込制御回路４は、まず、２つの割込信号ＩＮＴ、、Ｉ
ＮＴ、の発生を知り、これらの割込優先順位を判断した
後に、割込信号ｌＮＴｂに応答して割込指示信号ＩＮＴ
を出力する。この割込指示信号ＩＮ’Ｔには、タイマ２
ｂの割込処理を実行するためのプログラムの分岐先を示
す割込アドレスが含まれている。これによって、ＣＰＵ
１ではメインプログラムを中断してタイマ２ｂの割込
処理が実行される。次に、割込制御回路４は割込信号ｌ
ＮＴｃに応答して割込指示信号ＩＮＴを出力する。そし
て、タイマ２ｂのときと同様にしてＣＰｔＪｌではタイ
マ２Ｃ−の割込処理が実行され、割込処理の終了後、中
断していたメインプログラムを再開する。すなわち、こ
の割込動作はベクタ割込みと呼ばれるものである。
トが同時にオーバーフローして割込信号ｌＮＴｂ、ｌＮ
Ｔｃが同時にアクティブになったとする。この際には、
割込制御回路４は、まず、２つの割込信号ＩＮＴ、、Ｉ
ＮＴ、の発生を知り、これらの割込優先順位を判断した
後に、割込信号ｌＮＴｂに応答して割込指示信号ＩＮＴ
を出力する。この割込指示信号ＩＮ’Ｔには、タイマ２
ｂの割込処理を実行するためのプログラムの分岐先を示
す割込アドレスが含まれている。これによって、ＣＰＵ
１ではメインプログラムを中断してタイマ２ｂの割込
処理が実行される。次に、割込制御回路４は割込信号ｌ
ＮＴｃに応答して割込指示信号ＩＮＴを出力する。そし
て、タイマ２ｂのときと同様にしてＣＰｔＪｌではタイ
マ２Ｃ−の割込処理が実行され、割込処理の終了後、中
断していたメインプログラムを再開する。すなわち、こ
の割込動作はベクタ割込みと呼ばれるものである。
ところで、このようなマイクロコンピュータでは、割込
競合時の処理が周辺機器２ａ〜２ｅの割込優先順位に従
って正常に行なわれているか否かを確認するためのテス
ト（以下、「υ１込優先順位テスト」と言う。）は、次
のようにして行なわれる。
競合時の処理が周辺機器２ａ〜２ｅの割込優先順位に従
って正常に行なわれているか否かを確認するためのテス
ト（以下、「υ１込優先順位テスト」と言う。）は、次
のようにして行なわれる。
まず、周辺ｎ器２ａ〜２ｅをそれぞれ独立して機能させ
、第３図に示すように割込要求の発生タイミングが一致
するように調整して設定する。これにより、設定したタ
イミングで周辺１各２ａ〜２ｅのすべてから同時に割込
要求が発生し、割込信号ＩＮＴ −ＩＮＴｏのすべて
が競合的にアクティブとなる。
、第３図に示すように割込要求の発生タイミングが一致
するように調整して設定する。これにより、設定したタ
イミングで周辺１各２ａ〜２ｅのすべてから同時に割込
要求が発生し、割込信号ＩＮＴ −ＩＮＴｏのすべて
が競合的にアクティブとなる。
この際には、割込制御回路４は、まず、割込信号ＩＮＴ
に応答して割込指示信号ＩＮＴを出力する。これに
よりＣＰＵ１では、メインプログラムが中断され外部ｌ
ａ器２ａの割込処理が実行される。次に、割込１１１Ｉ
御回路４は割込信号ＩＮＴ、に応答する。以下、同様に
して割込処理が実行される。こうして割込優先順位の高
い順に次々とＣＰＵ１が割込処理を実行し、Ａ／Ｄコン
バータ２ｅの割込処理の終了後、中断していたメインプ
ログラムが再開される。
に応答して割込指示信号ＩＮＴを出力する。これに
よりＣＰＵ１では、メインプログラムが中断され外部ｌ
ａ器２ａの割込処理が実行される。次に、割込１１１Ｉ
御回路４は割込信号ＩＮＴ、に応答する。以下、同様に
して割込処理が実行される。こうして割込優先順位の高
い順に次々とＣＰＵ１が割込処理を実行し、Ａ／Ｄコン
バータ２ｅの割込処理の終了後、中断していたメインプ
ログラムが再開される。
従って、ＣＰｔＪｌが実行する割込処理の順序を調べれ
ば、割込競合時の処理が周辺機器２ａ〜２ｅの割込優先
順位に従って正常に行なわれるか否かを確認することが
できる。
ば、割込競合時の処理が周辺機器２ａ〜２ｅの割込優先
順位に従って正常に行なわれるか否かを確認することが
できる。
しかしながら、従来のマイクロコンピュータでは、第３
図のように割込要求のタイミングを一致させるのは容易
ではなく、また、周辺機器２ａ〜２ｅの種類によっては
独立して機能させることが不可能な場合もあり、このと
きには周辺機器２ａ〜２ｅのすべてから同時に割込要求
を発生させることができない。このため、従来のマイク
ロコンピュータでは、割込優先順位テストを複数回行な
わなければならないなど、割込優先順位テストに長時間
を要するほか、テスト用プログラムの準備が負担になる
という問題点があった。
図のように割込要求のタイミングを一致させるのは容易
ではなく、また、周辺機器２ａ〜２ｅの種類によっては
独立して機能させることが不可能な場合もあり、このと
きには周辺機器２ａ〜２ｅのすべてから同時に割込要求
を発生させることができない。このため、従来のマイク
ロコンピュータでは、割込優先順位テストを複数回行な
わなければならないなど、割込優先順位テストに長時間
を要するほか、テスト用プログラムの準備が負担になる
という問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、容易かつ短時間で割込優先順位テストを行
なうこができるマイクロコンピュータを得ることを目的
とする。
れたもので、容易かつ短時間で割込優先順位テストを行
なうこができるマイクロコンピュータを得ることを目的
とする。
（問題点を解決するための手段〕
この発明のマイクロコンピュータには、所定のテスト信
号に応答して、それぞれがアクティブレベルとされた複
数のテスト用割込信号を発生し、周辺機器からの実際の
割込要求の有無とは無関係に前記テスト用割込信号のそ
れぞれを各割込信号ライン上へ強制的に送出するテスト
用割込信号発生回路が設けられている。
号に応答して、それぞれがアクティブレベルとされた複
数のテスト用割込信号を発生し、周辺機器からの実際の
割込要求の有無とは無関係に前記テスト用割込信号のそ
れぞれを各割込信号ライン上へ強制的に送出するテスト
用割込信号発生回路が設けられている。
なお、この発明における「周辺機器」とは、着目してい
るＣＰＵの機能以外の機能を持った機器全般を示す用語
である。
るＣＰＵの機能以外の機能を持った機器全般を示す用語
である。
この発明におけるテスト用割込信号発生回路は所定のテ
スト信号が入力されることにより、周辺機器からの割込
要求の有無とは無関係に複数の周辺機器が同時にＣＰＵ
に対して割込要求をした状態を作り出す。
スト信号が入力されることにより、周辺機器からの割込
要求の有無とは無関係に複数の周辺機器が同時にＣＰＵ
に対して割込要求をした状態を作り出す。
以下、この発明の一実施例を図面を参照して説明する。
第１図は、この発明の一実施例であるマイクロコンピュ
ータの割込機能を示すブロック図である。ただし、ここ
では、従来のマイクロコンピュータ（第２図）と異なる
点のみ説明する。
ータの割込機能を示すブロック図である。ただし、ここ
では、従来のマイクロコンピュータ（第２図）と異なる
点のみ説明する。
第１図において、このマイクロコンピュータには、テス
ト用割込信号発生回路７が新たに設けられている。この
テスト用割込信号発生回路７は、ＯＲ回路６ａ〜６ｅを
有しており、これらのＯＲ回路６ａ〜６ｅには周辺機器
２ａ〜２ｅからの実際の割込信号ＩＮＴ 〜ＩＮＴ、
とテスト信号ＴＥＳＴとがそれぞれ入力される。このテ
スト信号ＴＥＳ丁はマイクロコンピュータ内部で発生さ
せてもよく、外部端子を介して入力してもよい。そして
、ＯＲ回路６ａ〜６ｅのそれぞれの出力である信号ｒ
〜■ｏは、割込信号ライン８ａ〜８ｅを介して割込制御
回路４の割込要求入力部へと与えられている。
ト用割込信号発生回路７が新たに設けられている。この
テスト用割込信号発生回路７は、ＯＲ回路６ａ〜６ｅを
有しており、これらのＯＲ回路６ａ〜６ｅには周辺機器
２ａ〜２ｅからの実際の割込信号ＩＮＴ 〜ＩＮＴ、
とテスト信号ＴＥＳＴとがそれぞれ入力される。このテ
スト信号ＴＥＳ丁はマイクロコンピュータ内部で発生さ
せてもよく、外部端子を介して入力してもよい。そして
、ＯＲ回路６ａ〜６ｅのそれぞれの出力である信号ｒ
〜■ｏは、割込信号ライン８ａ〜８ｅを介して割込制御
回路４の割込要求入力部へと与えられている。
なお、このようにＯＲ回路６ａ〜６Ｃを設けた場合でも
、テスト信号ＴＥＳＴをノンアクティブ（図示例では“
Ｌ″）としておけば、割込信号■ＮＴ −５−ＩＮＴｏ
のレベルが信号Ｉ、〜Ｉｏの中にそれぞれ反映されるこ
とになるため、通常のυｊ込動作は従来のマイクロコン
ピュータと同様である。
、テスト信号ＴＥＳＴをノンアクティブ（図示例では“
Ｌ″）としておけば、割込信号■ＮＴ −５−ＩＮＴｏ
のレベルが信号Ｉ、〜Ｉｏの中にそれぞれ反映されるこ
とになるため、通常のυｊ込動作は従来のマイクロコン
ピュータと同様である。
次に、周辺機器２ａ〜２ｅの割込優先順位テストを行な
う際の動作について説明する。
う際の動作について説明する。
優先順位テストの際には、まず、テスト信号ＴＥＳＴを
アクティブ（図示例では’ｌ−１”）とする。
アクティブ（図示例では’ｌ−１”）とする。
これによって、ＯＲ回路６ａ〜６ｅは、アクティブレベ
ルとされたテスト用割込信号Ｔ８〜Ｔｏを信号１〜１
として発生し、これらを各割込信ｅ 号ライン８ａ〜８ｅ上へとそれぞれ送出する。この送出
は、実際の割込信号ＩＮＴ、〜■ＮＴｂの発生の有無と
は無関係に強ｔｉ＋１的に行なわれる。この状態は、割
込制御回路４から見ると周辺機器２ａ〜２ｅがすべて同
時に割込要求をした際と同じ状態である。このため、割
込１１３１ｍ１１回路４は内部に記憶している割込優先
順位に基づき、まず、テスト用割込信号Ｔａに応答して
ＣＰＵ１に割込指示信号ＩＮＴを出力する。これ以降の
割込動作は、テスト用割込信号Ｔａ〜Ｔｅに基く動作で
あることを除いて従来のマイクロコンピュータにおける
割込優先順位テストの際と同様である。
ルとされたテスト用割込信号Ｔ８〜Ｔｏを信号１〜１
として発生し、これらを各割込信ｅ 号ライン８ａ〜８ｅ上へとそれぞれ送出する。この送出
は、実際の割込信号ＩＮＴ、〜■ＮＴｂの発生の有無と
は無関係に強ｔｉ＋１的に行なわれる。この状態は、割
込制御回路４から見ると周辺機器２ａ〜２ｅがすべて同
時に割込要求をした際と同じ状態である。このため、割
込１１３１ｍ１１回路４は内部に記憶している割込優先
順位に基づき、まず、テスト用割込信号Ｔａに応答して
ＣＰＵ１に割込指示信号ＩＮＴを出力する。これ以降の
割込動作は、テスト用割込信号Ｔａ〜Ｔｅに基く動作で
あることを除いて従来のマイクロコンピュータにおける
割込優先順位テストの際と同様である。
従って、ＣＰＬＪｌが実行する割込処理の順序を調べれ
ば、周辺機！２ａ〜２ｅの割込優先順位の゛確認等を行
なうことができる。
ば、周辺機！２ａ〜２ｅの割込優先順位の゛確認等を行
なうことができる。
このようにすれば、従来のマイクロコンピュータのよう
に周辺機器２８〜２ｑの割込要求のタイミングを調整す
る必要もなく、また、周辺機器２８〜２ｅを互いに独立
して機能させることが可能かどうかなどもテストには無
関係となるため、割込優先順位テストを容易かつ短時間
に行なうことができる。
に周辺機器２８〜２ｑの割込要求のタイミングを調整す
る必要もなく、また、周辺機器２８〜２ｅを互いに独立
して機能させることが可能かどうかなどもテストには無
関係となるため、割込優先順位テストを容易かつ短時間
に行なうことができる。
なお、上記実施例ではすべての周辺ａ器についてテスト
用割込信号を発生したが、一部分（ただし複数）の周辺
機器についてのみ割込優先順位テストを行なえば足りる
ような場合には、その部分についてのみテスト用割込信
号を発生させてもよい。
用割込信号を発生したが、一部分（ただし複数）の周辺
機器についてのみ割込優先順位テストを行なえば足りる
ような場合には、その部分についてのみテスト用割込信
号を発生させてもよい。
また、テスト用割込信号発生回路７は、ＯＲ回路６ａ〜
６０などの論理回路を用いて構成するほか、実際の割込
信号ＩＮＴ −ＩＮＴｏとアクテイブレベル電源電位
とを切換えて割込制御回路４側へ与えるスイッチング回
路などであってもよい。
６０などの論理回路を用いて構成するほか、実際の割込
信号ＩＮＴ −ＩＮＴｏとアクテイブレベル電源電位
とを切換えて割込制御回路４側へ与えるスイッチング回
路などであってもよい。
さらに、この発明は、周辺機器の割込優先順位が周辺機
器の位Ｎ関係で決定されるディジーチェイン方式を採用
しているマイクロコンピュータにも適用可能である。
器の位Ｎ関係で決定されるディジーチェイン方式を採用
しているマイクロコンピュータにも適用可能である。
以上のように、この発明によれば、周辺機器からの割込
要求とは無関係に各周辺機器が同時に３１１込要求をし
たときと同等の状態を作り出すことが可能となるため、
割込優先順位テストを容易に、短時間で行なうことので
きるマイクロコンピュータを得られる効果がある。
要求とは無関係に各周辺機器が同時に３１１込要求をし
たときと同等の状態を作り出すことが可能となるため、
割込優先順位テストを容易に、短時間で行なうことので
きるマイクロコンピュータを得られる効果がある。
第１図はこの発明の一実施例であるマイクロコンピュー
タの割込機能を示すブロック図、第２図は従来のマイク
ロコンピュータの割込機能を示すブロック図、第３図は
周辺機器の割込要求と割込処理のタイミングを示すタイ
ミング図である。 図において、１はＣＰＵ、２ａないし２ｅは周辺機器、
５ａないし６ｅはＯＲ回路、７はテスト用割込信号発生
回路、８ａないし８ｂは割込信号ライン、ＩＮＴ な
いしＩＮＴ。は実際の割込信号、ＴＥＳＴはテスト信号
、王 ないしＴ。はテスト用割込信号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第３図 ｕＡＲＴ２ｄ −−−一一〜−−−−−
タの割込機能を示すブロック図、第２図は従来のマイク
ロコンピュータの割込機能を示すブロック図、第３図は
周辺機器の割込要求と割込処理のタイミングを示すタイ
ミング図である。 図において、１はＣＰＵ、２ａないし２ｅは周辺機器、
５ａないし６ｅはＯＲ回路、７はテスト用割込信号発生
回路、８ａないし８ｂは割込信号ライン、ＩＮＴ な
いしＩＮＴ。は実際の割込信号、ＴＥＳＴはテスト信号
、王 ないしＴ。はテスト用割込信号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第３図 ｕＡＲＴ２ｄ −−−一一〜−−−−−
【］Ｋ７ｉＩ
】［【コ罰＝）Ｌｌ・１忌Ｌ４！支
】［【コ罰＝）Ｌｌ・１忌Ｌ４！支
Claims (2)
- （１）ＣＰＵに対して複数の周辺機器からの割込要求が
競合した場合に、所定の優先順位に基づいてそれぞれの
割込処理が順次実行されるマイクロコンピュータにおい
て、 所定のテスト信号に応答して、それぞれがアクティブレ
ベルとされた複数のテスト用割込信号を発生し、前記周
辺機器からの実際の割込要求の有無とは無関係に前記テ
スト用割込信号のそれぞれを各割込信号ライン上に強制
的に送出するテスト用割込信号発生回路を設けたことを
特徴とするマイクロコンピュータ。 - （２）テスト用割込信号発生回路は、周辺機器からの実
際の割込信号とテスト信号とを入力とし、前記実際の割
込信号と前記テスト信号との論理和を求めて割込信号ラ
イン上に送出する論理和演算回路を有することを特徴と
する特許請求の範囲第１項記載のマイクロコンピュータ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147244A JPS63310035A (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147244A JPS63310035A (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310035A true JPS63310035A (ja) | 1988-12-19 |
Family
ID=15425841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147244A Pending JPS63310035A (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0417748A2 (en) * | 1989-09-11 | 1991-03-20 | Kabushiki Kaisha Toshiba | Interrupt control circuit for use in 1-chip microcomputer |
| EP0418932A2 (en) * | 1989-09-22 | 1991-03-27 | Nec Corporation | Microcomputer having easily testable interrupt controller |
-
1987
- 1987-06-11 JP JP62147244A patent/JPS63310035A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0417748A2 (en) * | 1989-09-11 | 1991-03-20 | Kabushiki Kaisha Toshiba | Interrupt control circuit for use in 1-chip microcomputer |
| EP0418932A2 (en) * | 1989-09-22 | 1991-03-27 | Nec Corporation | Microcomputer having easily testable interrupt controller |
| US5193195A (en) * | 1989-09-22 | 1993-03-09 | Nec Corporation | Microcomputer having easily testable interrupt controller |
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