JPH04260961A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH04260961A JPH04260961A JP3004829A JP482991A JPH04260961A JP H04260961 A JPH04260961 A JP H04260961A JP 3004829 A JP3004829 A JP 3004829A JP 482991 A JP482991 A JP 482991A JP H04260961 A JPH04260961 A JP H04260961A
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- JP
- Japan
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- interrupt
- cpu
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- interruption
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- 238000000034 method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 3
- 239000013598 vector Substances 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 8
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- Multi Processors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリを互いに共有す
る複数のＣＰＵを含み、それぞれのＣＰＵが時分割でジ
ョブを実行するマイクロコンピュータに関する。
る複数のＣＰＵを含み、それぞれのＣＰＵが時分割でジ
ョブを実行するマイクロコンピュータに関する。
【０００２】
【従来の技術】図４は従来のマイクロコンピュータの要
部の構成を示すブロック図である。図中、１ａ及び１ｂ
はＣＰＵ（Ａ）及びＣＰＵ（Ｂ）であって互いにメモリ
２を共有しており、ＣＰＵ（Ａ）１ａ，ＣＰＵ（Ｂ）１
ｂ及びメモリ２はアドレス・データバス３，４及び５を
それぞれ介して共通バス６に接続される。割り込み要因
Ａｊに対する割り込み処理はＣＰＵ（Ａ）１ａが、また
割り込み要因Ｂｊに対する割り込み処理はＣＰＵ（Ｂ）
１ｂが処理を実行するように割り付けられている。割り
込み信号線７，８は割り込み要因Ａｊ又はＢｊの発生に
応じてＣＰＵ（Ａ）１ａ又はＣＰＵ（Ｂ）１ｂに割り込
み要求信号を入力する。
部の構成を示すブロック図である。図中、１ａ及び１ｂ
はＣＰＵ（Ａ）及びＣＰＵ（Ｂ）であって互いにメモリ
２を共有しており、ＣＰＵ（Ａ）１ａ，ＣＰＵ（Ｂ）１
ｂ及びメモリ２はアドレス・データバス３，４及び５を
それぞれ介して共通バス６に接続される。割り込み要因
Ａｊに対する割り込み処理はＣＰＵ（Ａ）１ａが、また
割り込み要因Ｂｊに対する割り込み処理はＣＰＵ（Ｂ）
１ｂが処理を実行するように割り付けられている。割り
込み信号線７，８は割り込み要因Ａｊ又はＢｊの発生に
応じてＣＰＵ（Ａ）１ａ又はＣＰＵ（Ｂ）１ｂに割り込
み要求信号を入力する。
【０００３】次に割り込み処理の動作について説明する
。割り込み要因Ａｊが発生した場合、割り込み信号線７
を介してＣＰＵ（Ａ）１ａに割り込み要求信号が入力さ
れ、要求信号を受け付けたＣＰＵ（Ａ）１ａは実行中の
通常のタスクを退避させて割り込み要因Ａｊに対応する
割り込み処理を実行する。また、割り込み要因Ｂｊが発
生した場合、割り込み信号線８を介してＣＰＵ（Ｂ）１
ｂに割り込み要求信号が入力され、要求信号を受け付け
たＣＰＵ（Ｂ）１ｂは実行中の通常のタスクを退避させ
て割り込み要因Ｂｊに対応する割り込み処理を実行する
。
。割り込み要因Ａｊが発生した場合、割り込み信号線７
を介してＣＰＵ（Ａ）１ａに割り込み要求信号が入力さ
れ、要求信号を受け付けたＣＰＵ（Ａ）１ａは実行中の
通常のタスクを退避させて割り込み要因Ａｊに対応する
割り込み処理を実行する。また、割り込み要因Ｂｊが発
生した場合、割り込み信号線８を介してＣＰＵ（Ｂ）１
ｂに割り込み要求信号が入力され、要求信号を受け付け
たＣＰＵ（Ｂ）１ｂは実行中の通常のタスクを退避させ
て割り込み要因Ｂｊに対応する割り込み処理を実行する
。
【０００４】図５は、従来のマイクロコンピュータによ
る割り込み処理の経過を時間軸上に示した図である。図
中、タスクＡ１はＣＰＵ（Ａ）１ａが実行中の通常のタ
スク、またタスクＢ１はＣＰＵ（Ｂ）１ｂが実行中の通
常のタスクであり、割り込みハンドラＡ２及びＡ３はＣ
ＰＵ（Ａ）１ａに割り付けられてある割り込み要因Ａ２
及びＡ３に対応する割り込み処理のプログラムである。 また、横軸は時間ｔ、ｔ１は割り込み要因Ａ３の発生時
刻、ｔ２は割り込み要因Ａ２の発生時刻、ｔ３は割り込
みハンドラＡ３のタスク終了時刻を示しており、実線は
タスク又は割り込みハンドラの実行状態、点線は待機状
態を示す。なお、割り込み要因Ａ３の割り込み優先レベ
ルの方が割り込み要因Ａ２のレベルより高いものとする
。
る割り込み処理の経過を時間軸上に示した図である。図
中、タスクＡ１はＣＰＵ（Ａ）１ａが実行中の通常のタ
スク、またタスクＢ１はＣＰＵ（Ｂ）１ｂが実行中の通
常のタスクであり、割り込みハンドラＡ２及びＡ３はＣ
ＰＵ（Ａ）１ａに割り付けられてある割り込み要因Ａ２
及びＡ３に対応する割り込み処理のプログラムである。 また、横軸は時間ｔ、ｔ１は割り込み要因Ａ３の発生時
刻、ｔ２は割り込み要因Ａ２の発生時刻、ｔ３は割り込
みハンドラＡ３のタスク終了時刻を示しており、実線は
タスク又は割り込みハンドラの実行状態、点線は待機状
態を示す。なお、割り込み要因Ａ３の割り込み優先レベ
ルの方が割り込み要因Ａ２のレベルより高いものとする
。
【０００５】次に割り込み処理の動作について説明する
。ＣＰＵ（Ａ）１ａがタスクＡ１、またＣＰＵ（Ｂ）１
ｂがタスクＢ１を実行中の時刻ｔ１に割り込み要因Ａ３
が発生すると、ＣＰＵ（Ａ）１ａに割り込み要求信号が
入力される。要求信号を受け付けたＣＰＵ（Ａ）１は実
行中のタスクＡ１を中断して退避させて割り込みハンド
ラＡ３を実行する。割り込みハンドラＡ３を実行中の時
刻ｔ２に割り込み要因Ａ２が発生すると、ＣＰＵ（Ａ）
１ａに割り込み要求信号が入力されるが、割り込み要因
Ａ３の優先レベルが割り込み要因Ａ２のレベルより高い
ので割り込みハンドラＡ３の実行を継続する。その間、
割り込みハンドラＡ２を待機させておく。時刻ｔ３に割
り込みハンドラＡ３が終了すると、待機させていた割り
込みハンドラＡ２の実行を開始する。この間、一方のＣ
ＰＵ（Ｂ）１ｂは、割り込み要因Ｂｊが発生しないので
タスクＢ１の実行を継続している。
。ＣＰＵ（Ａ）１ａがタスクＡ１、またＣＰＵ（Ｂ）１
ｂがタスクＢ１を実行中の時刻ｔ１に割り込み要因Ａ３
が発生すると、ＣＰＵ（Ａ）１ａに割り込み要求信号が
入力される。要求信号を受け付けたＣＰＵ（Ａ）１は実
行中のタスクＡ１を中断して退避させて割り込みハンド
ラＡ３を実行する。割り込みハンドラＡ３を実行中の時
刻ｔ２に割り込み要因Ａ２が発生すると、ＣＰＵ（Ａ）
１ａに割り込み要求信号が入力されるが、割り込み要因
Ａ３の優先レベルが割り込み要因Ａ２のレベルより高い
ので割り込みハンドラＡ３の実行を継続する。その間、
割り込みハンドラＡ２を待機させておく。時刻ｔ３に割
り込みハンドラＡ３が終了すると、待機させていた割り
込みハンドラＡ２の実行を開始する。この間、一方のＣ
ＰＵ（Ｂ）１ｂは、割り込み要因Ｂｊが発生しないので
タスクＢ１の実行を継続している。
【０００６】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のような構成であるので、特定のＣＰＵに
割り込み処理が集中した場合、このＣＰＵ以外のＣＰＵ
が、例えば処理待ちで動作していなくても、担当以外の
ＣＰＵが割り込み処理を実行することはできない。従っ
て、特定のＣＰＵに割り込み処理の待機状態が集中する
と、処理のリアルタイム性が低くなるという問題があっ
た。本発明はこのような問題点を解決するためになされ
たものであって、各ＣＰＵの現在の割り込み処理の実行
状態に応じて割り込み処理を複数のＣＰＵに均等的に分
担させることによりことにより、特定のＣＰＵへの割り
込み処理の待機状態の集中が回避でき、処理のリアルタ
イム性が高いマイクロコンピュータの提供を目的とする
。
ュータは以上のような構成であるので、特定のＣＰＵに
割り込み処理が集中した場合、このＣＰＵ以外のＣＰＵ
が、例えば処理待ちで動作していなくても、担当以外の
ＣＰＵが割り込み処理を実行することはできない。従っ
て、特定のＣＰＵに割り込み処理の待機状態が集中する
と、処理のリアルタイム性が低くなるという問題があっ
た。本発明はこのような問題点を解決するためになされ
たものであって、各ＣＰＵの現在の割り込み処理の実行
状態に応じて割り込み処理を複数のＣＰＵに均等的に分
担させることによりことにより、特定のＣＰＵへの割り
込み処理の待機状態の集中が回避でき、処理のリアルタ
イム性が高いマイクロコンピュータの提供を目的とする
。
【０００７】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、割り込み要因が発生した場合、各ＣＰＵにお
ける現在の割り込み処理の実行状態を検出し、この実行
状態に応じて次の割り込み処理を実行すべきＣＰＵを決
定して複数のＣＰＵに割り込み処理を均等的に実行させ
る手段を備えたことを特徴とする。
ュータは、割り込み要因が発生した場合、各ＣＰＵにお
ける現在の割り込み処理の実行状態を検出し、この実行
状態に応じて次の割り込み処理を実行すべきＣＰＵを決
定して複数のＣＰＵに割り込み処理を均等的に実行させ
る手段を備えたことを特徴とする。
【０００８】
【作用】本発明のマイクロコンピュータは、割り込み要
因が発生して割り込みが要求されると、各ＣＰＵにおけ
る現在の割り込み処理の実行状態を検出し、割り込み処
理を行っていない等のＣＰＵに次の割り込み処理を実行
させて特定のＣＰＵに割り込み処理の待機状態が集中す
ることを避ける。
因が発生して割り込みが要求されると、各ＣＰＵにおけ
る現在の割り込み処理の実行状態を検出し、割り込み処
理を行っていない等のＣＰＵに次の割り込み処理を実行
させて特定のＣＰＵに割り込み処理の待機状態が集中す
ることを避ける。
【０００９】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るマイクロコンピュータ
の要部の構成を示すブロック図である。図中、１ａ及び
１ｂはＣＰＵ（Ａ）及びＣＰＵ（Ｂ）であって互いにメ
モリ２を共有しており、ＣＰＵ（Ａ）１ａ，ＣＰＵ（Ｂ
）１ｂ及びメモリ２はアドレス・データバス３，４及び
５をそれぞれ介して共通バス６に接続される。割り込み
制御回路９は、ＣＰＵ（Ａ）１ａ及びＣＰＵ（Ｂ）１ｂ
が割り込みのコンテキストを実行中であるか否かを示す
ＣＰＵ状態信号を割り込み制御回路９に入力するＣＰＵ
状態信号線１０，１１及びＣＰＵ（Ａ）１ａ，ＣＰＵ（
Ｂ）１ｂへ割り込み信号を入力する割り込み信号線１２
，１３を介してＣＰＵ（Ａ）１ａ，ＣＰＵ（Ｂ）１ｂに
接続され、また、割り込みベクタ信号線１４を介して共
通バス６に接続されており、ＣＰＵ（Ａ）１ａ及びＣＰ
Ｕ（Ｂ）１ｂの現在の割り込み処理の実行状態に応じて
次に割り込み処理を実行すべきＣＰＵを決定して割り込
み信号を生成する。割り込み信号線７，８は割り込み要
因Ａｊ又はＢｊの発生に応じて割り込み制御回路９に割
り込み要求信号を入力する。
て説明する。図１は本発明に係るマイクロコンピュータ
の要部の構成を示すブロック図である。図中、１ａ及び
１ｂはＣＰＵ（Ａ）及びＣＰＵ（Ｂ）であって互いにメ
モリ２を共有しており、ＣＰＵ（Ａ）１ａ，ＣＰＵ（Ｂ
）１ｂ及びメモリ２はアドレス・データバス３，４及び
５をそれぞれ介して共通バス６に接続される。割り込み
制御回路９は、ＣＰＵ（Ａ）１ａ及びＣＰＵ（Ｂ）１ｂ
が割り込みのコンテキストを実行中であるか否かを示す
ＣＰＵ状態信号を割り込み制御回路９に入力するＣＰＵ
状態信号線１０，１１及びＣＰＵ（Ａ）１ａ，ＣＰＵ（
Ｂ）１ｂへ割り込み信号を入力する割り込み信号線１２
，１３を介してＣＰＵ（Ａ）１ａ，ＣＰＵ（Ｂ）１ｂに
接続され、また、割り込みベクタ信号線１４を介して共
通バス６に接続されており、ＣＰＵ（Ａ）１ａ及びＣＰ
Ｕ（Ｂ）１ｂの現在の割り込み処理の実行状態に応じて
次に割り込み処理を実行すべきＣＰＵを決定して割り込
み信号を生成する。割り込み信号線７，８は割り込み要
因Ａｊ又はＢｊの発生に応じて割り込み制御回路９に割
り込み要求信号を入力する。
【００１０】次に割り込み処理の動作について図２のフ
ローチャートに基づいて説明する。割り込み要因Ａｊが
発生した場合、割り込み信号線７を介して割り込み制御
回路９に割り込み要求信号が入力される。割り込み制御
回路９はＣＰＵ（Ａ）１ａ及びＣＰＵ（Ｂ）１ｂの現在
の割り込み処理の実行状態を検出し（Ｓ１）、割り込み
要因Ａｊに対する割り込み処理を実行すべきＣＰＵを決
定する（Ｓ２）。例えば、ＣＰＵ（Ａ）は通常のタスク
を実行中、ＣＰＵ（Ｂ）１ｂは割り込み処理中である場
合、割り込み信号を生成してＣＰＵ（Ａ）１ａに割り込
み要求信号を出力する（Ｓ３）。また、割り込み制御回
路９は割り込みベクタ信号線１４を介して割り込み要因
Ａｊの割り込みベクタを共通バス６へ出力する（Ｓ４）
。要求信号を受け付けたＣＰＵ（Ａ）１ａは実行中のタ
スクを退避させ、割り込み要因Ａｊの割り込みベクタか
ら派生するメモリ２のアドレスの割り込み処理を実行す
る（Ｓ５）。
ローチャートに基づいて説明する。割り込み要因Ａｊが
発生した場合、割り込み信号線７を介して割り込み制御
回路９に割り込み要求信号が入力される。割り込み制御
回路９はＣＰＵ（Ａ）１ａ及びＣＰＵ（Ｂ）１ｂの現在
の割り込み処理の実行状態を検出し（Ｓ１）、割り込み
要因Ａｊに対する割り込み処理を実行すべきＣＰＵを決
定する（Ｓ２）。例えば、ＣＰＵ（Ａ）は通常のタスク
を実行中、ＣＰＵ（Ｂ）１ｂは割り込み処理中である場
合、割り込み信号を生成してＣＰＵ（Ａ）１ａに割り込
み要求信号を出力する（Ｓ３）。また、割り込み制御回
路９は割り込みベクタ信号線１４を介して割り込み要因
Ａｊの割り込みベクタを共通バス６へ出力する（Ｓ４）
。要求信号を受け付けたＣＰＵ（Ａ）１ａは実行中のタ
スクを退避させ、割り込み要因Ａｊの割り込みベクタか
ら派生するメモリ２のアドレスの割り込み処理を実行す
る（Ｓ５）。
【００１１】図３は、本発明に係るマイクロコンピュー
タによる割り込み処理の経過を時間軸上に示した図であ
る。図中、タスクＡ１はＣＰＵ（Ａ）１ａが実行中の通
常のタスク、またタスクＢ１はＣＰＵ（Ｂ）１ｂが実行
中の通常のタスクであり、割り込みハンドラＡ２及びＡ
３はそれぞれ割り込み要因Ａ２及びＡ３に対応する割り
込み処理のプログラムである。また、横軸は時間ｔ、ｔ
１は割り込み要因Ａ３の発生時刻、ｔ２は割り込み要因
Ａ２の発生時刻を示しており、実線はタスク又は割り込
みハンドラの実行状態、点線は待機状態を示す。なお、
割り込み要因Ａ３の割り込み優先レベルが割り込み要因
Ａ２のレベルより高いものとする。
タによる割り込み処理の経過を時間軸上に示した図であ
る。図中、タスクＡ１はＣＰＵ（Ａ）１ａが実行中の通
常のタスク、またタスクＢ１はＣＰＵ（Ｂ）１ｂが実行
中の通常のタスクであり、割り込みハンドラＡ２及びＡ
３はそれぞれ割り込み要因Ａ２及びＡ３に対応する割り
込み処理のプログラムである。また、横軸は時間ｔ、ｔ
１は割り込み要因Ａ３の発生時刻、ｔ２は割り込み要因
Ａ２の発生時刻を示しており、実線はタスク又は割り込
みハンドラの実行状態、点線は待機状態を示す。なお、
割り込み要因Ａ３の割り込み優先レベルが割り込み要因
Ａ２のレベルより高いものとする。
【００１２】次に、割り込み処理の動作について説明す
る。ＣＰＵ（Ａ）１ａがタスクＡ１、ＣＰＵ（Ｂ）１ｂ
がタスクＢ１をそれぞれ実行中の時刻ｔ１に割り込み要
因Ａ３が発生すると、割り込み制御回路９はＣＰＵ（Ａ
）１ａ及びＣＰＵ（Ｂ）１ｂの現在の割り込み処理の実
行状態を検出する。この場合、いずれも割り込み処理を
実行していないので、割り込み制御回路９はＣＰＵ（Ａ
）１ａに割り込み要求信号を出力し、割り込み要因Ａ３
の割り込みベクタを共通バス６へ出力する。要求信号を
受け付けたＣＰＵ（Ａ）１ａは実行中のタスクＡ１を中
断して退避させ、共通バス６へ出力された割り込みベク
タから派生するメモリ２のアドレスの割り込みハンドラ
Ａ３を実行する。さらに、ＣＰＵ（Ａ）１ａが割り込み
ハンドラＡ３を実行中の時刻ｔ２に割り込み要因Ａ２が
発生して割り込み制御回路９に割り込み要求信号が入力
されると、割り込み制御回路９はＣＰＵ（Ａ）１ａ及び
ＣＰＵ（Ｂ）１ｂの現在の割り込み処理の実行状態を検
出する。ＣＰＵ（Ａ）１ａは割り込み処理を実行中であ
るので、割り込み制御回路９はＣＰＵ（Ｂ）１ｂに割り
込み要求信号を出力し、割り込み要因Ａ２の割り込みベ
クタを共通バス６へ出力する。要求信号を受け付けたＣ
ＰＵ（Ｂ）１ｂは実行中のタスクＢ１を中断してメモリ
２に退避させ、共通バス６へ出力された割り込みベクタ
から派生するメモリ２のアドレスの割り込みハンドラＡ
２を実行する。
る。ＣＰＵ（Ａ）１ａがタスクＡ１、ＣＰＵ（Ｂ）１ｂ
がタスクＢ１をそれぞれ実行中の時刻ｔ１に割り込み要
因Ａ３が発生すると、割り込み制御回路９はＣＰＵ（Ａ
）１ａ及びＣＰＵ（Ｂ）１ｂの現在の割り込み処理の実
行状態を検出する。この場合、いずれも割り込み処理を
実行していないので、割り込み制御回路９はＣＰＵ（Ａ
）１ａに割り込み要求信号を出力し、割り込み要因Ａ３
の割り込みベクタを共通バス６へ出力する。要求信号を
受け付けたＣＰＵ（Ａ）１ａは実行中のタスクＡ１を中
断して退避させ、共通バス６へ出力された割り込みベク
タから派生するメモリ２のアドレスの割り込みハンドラ
Ａ３を実行する。さらに、ＣＰＵ（Ａ）１ａが割り込み
ハンドラＡ３を実行中の時刻ｔ２に割り込み要因Ａ２が
発生して割り込み制御回路９に割り込み要求信号が入力
されると、割り込み制御回路９はＣＰＵ（Ａ）１ａ及び
ＣＰＵ（Ｂ）１ｂの現在の割り込み処理の実行状態を検
出する。ＣＰＵ（Ａ）１ａは割り込み処理を実行中であ
るので、割り込み制御回路９はＣＰＵ（Ｂ）１ｂに割り
込み要求信号を出力し、割り込み要因Ａ２の割り込みベ
クタを共通バス６へ出力する。要求信号を受け付けたＣ
ＰＵ（Ｂ）１ｂは実行中のタスクＢ１を中断してメモリ
２に退避させ、共通バス６へ出力された割り込みベクタ
から派生するメモリ２のアドレスの割り込みハンドラＡ
２を実行する。
【００１３】なお、本実施例では各ＣＰＵの状態信号に
基づいて割り込み処理を割り付けるべきＣＰＵを決定す
る構成としたが、各ＣＰＵのペンディング中の割り込み
数、割り込みネスティング数等の情報を検出し、この情
報に基づいて決定する構成とすれば、割り込み処理を実
行中であるか否かという情報に基づいて決定するよりも
きめ細かな割り付けが可能となる。
基づいて割り込み処理を割り付けるべきＣＰＵを決定す
る構成としたが、各ＣＰＵのペンディング中の割り込み
数、割り込みネスティング数等の情報を検出し、この情
報に基づいて決定する構成とすれば、割り込み処理を実
行中であるか否かという情報に基づいて決定するよりも
きめ細かな割り付けが可能となる。
【００１４】
【発明の効果】以上のように、本発明のマイクロコンピ
ュータは、割り込み処理を複数のＣＰＵに均等的に配分
して実行させ、各ＣＰＵにおける割り込み処理の待機を
減少させて処理のリアルタイム性を向上させるという優
れた効果を奏する。
ュータは、割り込み処理を複数のＣＰＵに均等的に配分
して実行させ、各ＣＰＵにおける割り込み処理の待機を
減少させて処理のリアルタイム性を向上させるという優
れた効果を奏する。
【図１】本発明に係るマイクロコンピュータの要部の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明に係るマイクロコンピュータによる割り
込み処理の手順を説明するフローチャートである。
込み処理の手順を説明するフローチャートである。
【図３】本発明に係るマイクロコンピュータによる割り
込み処理の時間経過を示す図である。
込み処理の時間経過を示す図である。
【図４】従来のマイクロコンピュータの要部の構成を示
すブロック図である。
すブロック図である。
【図５】従来のマイクロコンピュータによる割り込み処
理の時間経過を示す図である。
理の時間経過を示す図である。
１ ＣＰＵ
２ メモリ
６ 共通バス
７，８ 割り込み信号線
９ 割り込み制御回路１０，１１
ＣＰＵ状態信号線 １２，１３ 割り込み信号線
ＣＰＵ状態信号線 １２，１３ 割り込み信号線
Claims (1)
- 【請求項１】 メモリを互いに共有する複数のＣＰＵ
を含み、それぞれのＣＰＵが時分割でジョブを実行する
マイクロコンピュータにおいて、各ＣＰＵにおける現在
の割り込み処理の実行状態を検出する手段と、該手段が
検出する各ＣＰＵの現在の割り込み処理の実行状態に応
じて次の割り込み処理を実行すべきＣＰＵを決定する手
段と、該ＣＰＵに該割り込み処理を実行させる手段とを
備えたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004829A JPH04260961A (ja) | 1991-01-21 | 1991-01-21 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004829A JPH04260961A (ja) | 1991-01-21 | 1991-01-21 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260961A true JPH04260961A (ja) | 1992-09-16 |
Family
ID=11594588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004829A Pending JPH04260961A (ja) | 1991-01-21 | 1991-01-21 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836498A (ja) * | 1994-07-25 | 1996-02-06 | Nec Software Ltd | マルチプロセッサシステム |
-
1991
- 1991-01-21 JP JP3004829A patent/JPH04260961A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836498A (ja) * | 1994-07-25 | 1996-02-06 | Nec Software Ltd | マルチプロセッサシステム |
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