JPH047641A - 割込制御装置 - Google Patents
割込制御装置Info
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- JPH047641A JPH047641A JP10986990A JP10986990A JPH047641A JP H047641 A JPH047641 A JP H047641A JP 10986990 A JP10986990 A JP 10986990A JP 10986990 A JP10986990 A JP 10986990A JP H047641 A JPH047641 A JP H047641A
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- 230000002093 peripheral effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、エツジ）！ガモードの制御処理装置に割込
を要求する割込要求信号を発生する割込制御装置に関す
るものである。
を要求する割込要求信号を発生する割込制御装置に関す
るものである。
第６図は従来の割込制御装置を示すブロック図である。
図において、１および２は割込制御装置としての拡張ボ
ードであシ、３はこの拡張ボード１および２が接続され
るシステムパス、３１はこのシステムバス３中の１本の
信号線である拡張ボード１．２用の割込信号線である。
ードであシ、３はこの拡張ボード１および２が接続され
るシステムパス、３１はこのシステムバス３中の１本の
信号線である拡張ボード１．２用の割込信号線である。
前記各拡張ボード１．２内において、１１．１２および
２１．２２は通信制御部等の割込要求を発生するＡ、Ｂ
、Ｃ，Ｄという４つの割込要求部でｓｂ、１３．１４お
よび２３．２４はこれらＡ−Ｄの各割込要求部１１，１
２．２１．２２の割込要求線である。１５．２５はこの
割込要求線１３と１４あるいは２３と２４の論理和をと
るオアゲー）、１６．２６はこのオアゲート１５あるい
は２５に接続されたオープンコレクタ出力のインバータ
ゲートであシ、このインバータゲート１６．２６の出力
は前記割込信号線３１にワイヤードオアされている。
２１．２２は通信制御部等の割込要求を発生するＡ、Ｂ
、Ｃ，Ｄという４つの割込要求部でｓｂ、１３．１４お
よび２３．２４はこれらＡ−Ｄの各割込要求部１１，１
２．２１．２２の割込要求線である。１５．２５はこの
割込要求線１３と１４あるいは２３と２４の論理和をと
るオアゲー）、１６．２６はこのオアゲート１５あるい
は２５に接続されたオープンコレクタ出力のインバータ
ゲートであシ、このインバータゲート１６．２６の出力
は前記割込信号線３１にワイヤードオアされている。
また、第４図はこのような拡張ボード１および２が接続
されたマイクロコンビエータシステムの構成を示すブロ
ック図である。図において、４５は周辺機器制御ボード
であシ、６はシステムバス３にてこれら周辺機器制御ボ
ード４．５および拡張ボード１．２と接続された制御処
理装置としての中央処理装置（以下、ＣＰＵという）ボ
ードである。
されたマイクロコンビエータシステムの構成を示すブロ
ック図である。図において、４５は周辺機器制御ボード
であシ、６はシステムバス３にてこれら周辺機器制御ボ
ード４．５および拡張ボード１．２と接続された制御処
理装置としての中央処理装置（以下、ＣＰＵという）ボ
ードである。
前記周辺機器制御ボード４内において、４１は７０ツピ
デイスクドライブ装置とのインタフェースをとる７０ツ
ピデイスクインタフ工−ス部、４２はハードディスク装
置とのインタフェースをとるハードディスクインタフェ
ース部であシ、４３はプリンタ装置とのインタフェース
をとるプリンタインタフェース部である。また、周辺機
器制御ボード５内において、５１はデイスプレィ装置と
のインタフェースをとるデイスプレィインタフェース部
で１）、５２はマウスとのインタフェースをとるマウス
インタフェース部である。
デイスクドライブ装置とのインタフェースをとる７０ツ
ピデイスクインタフ工−ス部、４２はハードディスク装
置とのインタフェースをとるハードディスクインタフェ
ース部であシ、４３はプリンタ装置とのインタフェース
をとるプリンタインタフェース部である。また、周辺機
器制御ボード５内において、５１はデイスプレィ装置と
のインタフェースをとるデイスプレィインタフェース部
で１）、５２はマウスとのインタフェースをとるマウス
インタフェース部である。
ＣＰＵボード６内において、６１はこのシステム全体を
制御処理を実行するＣＰＵであシ、６２はそのプログラ
ム、データ等が格納されるメモリである。６３はＣＰＵ
６１への割込を制御する割込制御部、６４はダイレクト
メモリアクセス（以下、鳳という）を制御するＤＭＡ制
御部、６５はキーボード装置とのインタフェースをとる
キーボードインタフェース部であシ、６６はタイミング
制御のだめのタイマ部、６７はこのシステムの時計部で
ある。６８はこれら各部を接続するＣＰＵボード６の内
部バスで６Ｃ，６ｓはこの内部バス６８とシステムバス
３とをインタフェースするバスインタフェース部である
。
制御処理を実行するＣＰＵであシ、６２はそのプログラ
ム、データ等が格納されるメモリである。６３はＣＰＵ
６１への割込を制御する割込制御部、６４はダイレクト
メモリアクセス（以下、鳳という）を制御するＤＭＡ制
御部、６５はキーボード装置とのインタフェースをとる
キーボードインタフェース部であシ、６６はタイミング
制御のだめのタイマ部、６７はこのシステムの時計部で
ある。６８はこれら各部を接続するＣＰＵボード６の内
部バスで６Ｃ，６ｓはこの内部バス６８とシステムバス
３とをインタフェースするバスインタフェース部である
。
さらに、８１はＣＰＵボード６内のキーボードインタフ
ェース部６５に接続されたキーボード装置である。８２
は周辺機器制御ボード４内のフロッピディスクインタフ
ェース部４１に接続されたフロッピディスクドライブ装
置であシ、８３は同じくハードディスクインタフェース
部４２に接続されたハードディスク装置、８４は同じく
プリンタインタフェース部４３に接続されたプリンタ装
置である。８５は周辺機器制御ボード５内のデイスプレ
ィインタフェース部５１に接続されたデイスプレィ装置
であシ、８６は同じくマウスインタフェース部５２に接
続されたマウスである。
ェース部６５に接続されたキーボード装置である。８２
は周辺機器制御ボード４内のフロッピディスクインタフ
ェース部４１に接続されたフロッピディスクドライブ装
置であシ、８３は同じくハードディスクインタフェース
部４２に接続されたハードディスク装置、８４は同じく
プリンタインタフェース部４３に接続されたプリンタ装
置である。８５は周辺機器制御ボード５内のデイスプレ
ィインタフェース部５１に接続されたデイスプレィ装置
であシ、８６は同じくマウスインタフェース部５２に接
続されたマウスである。
第５図はこのように構成されたマイクロコンピュータシ
ステムにおける、割込要求入力の割シ付けを示す説明図
である。図示のように、割込要求入力信号は“０″〜“
７″の合計８本あシ、その内の“Ｏ１′〜“６′′の７
本にはシステムタイマ、キーボード・・・とそれぞれ使
用デバイスが既に割シ付けられておシ、拡張ボード１と
２は残った“７″１本を共用するものとする。
ステムにおける、割込要求入力の割シ付けを示す説明図
である。図示のように、割込要求入力信号は“０″〜“
７″の合計８本あシ、その内の“Ｏ１′〜“６′′の７
本にはシステムタイマ、キーボード・・・とそれぞれ使
用デバイスが既に割シ付けられておシ、拡張ボード１と
２は残った“７″１本を共用するものとする。
次に動作について説明する。ここで、第７図はＣＰＵボ
ード６のＣＰＵ ６１にて処理される拡張ボード１およ
び２からの割込要求の処理シーケンスを示すフローチャ
ートであシ、第８図は拡張ボード１および２における各
信号の時間関係を示すタイムチャートである。
ード６のＣＰＵ ６１にて処理される拡張ボード１およ
び２からの割込要求の処理シーケンスを示すフローチャ
ートであシ、第８図は拡張ボード１および２における各
信号の時間関係を示すタイムチャートである。
今、Ｄの割込要求部２２から割込要求が発生したものと
する。割込要求部２２が割込要求を発生するとその割込
要求線２４がハイレベルとなり、割込要求線２３と２４
の論理和をとるオアゲート２５の出力もハイレベルとな
る。この信号はインバータゲート２６より割込信号線３
１に伝えられるが、インバータゲート２６はオープンコ
レクタ出力で、前記割込信号線３１にワイヤードオアさ
れているため、割込信号線３１に送出される割込要求信
号のレベルは、定常レベルであるハイレベルから要求レ
ベルであるローレベルに変化する。
する。割込要求部２２が割込要求を発生するとその割込
要求線２４がハイレベルとなり、割込要求線２３と２４
の論理和をとるオアゲート２５の出力もハイレベルとな
る。この信号はインバータゲート２６より割込信号線３
１に伝えられるが、インバータゲート２６はオープンコ
レクタ出力で、前記割込信号線３１にワイヤードオアさ
れているため、割込信号線３１に送出される割込要求信
号のレベルは、定常レベルであるハイレベルから要求レ
ベルであるローレベルに変化する。
ＣＰＵボード６の割込制御部６３はこの割込要求信号を
バスインタフェース部６９を介して受は取９、そのハイ
レベルからローレベルへの変化を検出すると、拡張ボー
ド１もしくは２から割込要求があったことをＣＰＵ ６
１に伝える。割込要求が発生したことを知ったＣＰＵ６
１は、現在実行中の処理を一時中断して第７図に示すシ
ーケンスの割込処理を開始する。
バスインタフェース部６９を介して受は取９、そのハイ
レベルからローレベルへの変化を検出すると、拡張ボー
ド１もしくは２から割込要求があったことをＣＰＵ ６
１に伝える。割込要求が発生したことを知ったＣＰＵ６
１は、現在実行中の処理を一時中断して第７図に示すシ
ーケンスの割込処理を開始する。
即ち、ステップＳＴＩにてその割込要求がＡの割込要求
部１１からのものか否かのチエツクを行い、割込要求部
１１からのものではないので処理をステップＳＴ３に進
めて、Ｂの割込要求部１２からの割込要求か否かをチエ
ツクする。以下同様にして処理を進め、ステップＳＴ７
でＤの割込要求部２２からの割込要求であることが検出
されると、ステップＳＴ８においてＤの割込要求部２２
より要求された割込処理を実行して処理を終了する。
部１１からのものか否かのチエツクを行い、割込要求部
１１からのものではないので処理をステップＳＴ３に進
めて、Ｂの割込要求部１２からの割込要求か否かをチエ
ツクする。以下同様にして処理を進め、ステップＳＴ７
でＤの割込要求部２２からの割込要求であることが検出
されると、ステップＳＴ８においてＤの割込要求部２２
より要求された割込処理を実行して処理を終了する。
当該割込要求の処理が終了するとＣＰＵ ６１はプログ
ラムの指示に応じて中断していた処理を再開し、Ｄの割
込要求部２２はその割込要求線２４のレベルヲローレベ
ルに戻？。
ラムの指示に応じて中断していた処理を再開し、Ｄの割
込要求部２２はその割込要求線２４のレベルヲローレベ
ルに戻？。
ここで、ＣＰＵ６１がステップＳＴ５にて割込要求がＣ
の割込要求部２１からのものではないと判定した後で、
Ｄの割込要求部２２からの割込要求の処理が終了する前
に、当該Ｃの割込要求部２１から割込要求が発生した場
合には、割込要求線２３のレベルがその時点でノ・イレ
ペルになる。従って、第８図に示すように、Ｄの割込要
求部２２からの割込要求の処理が終了して、その割込要
求線２４ルベルカローレベルに戻っても、割込信号線３
１上の割込要求信号はローレベルのまま変化しない。
の割込要求部２１からのものではないと判定した後で、
Ｄの割込要求部２２からの割込要求の処理が終了する前
に、当該Ｃの割込要求部２１から割込要求が発生した場
合には、割込要求線２３のレベルがその時点でノ・イレ
ペルになる。従って、第８図に示すように、Ｄの割込要
求部２２からの割込要求の処理が終了して、その割込要
求線２４ルベルカローレベルに戻っても、割込信号線３
１上の割込要求信号はローレベルのまま変化しない。
ＣＰＵボード６の割込制御部６３は前述のようにエツジ
トリガモードで動作し、割込要求信号の定常レベルから
要求レベルの変化、即ち、ノ・イレペルからローレベル
への変化のみを割込要求として検知しているため、Ｃの
割込要求部２１からの割込要求はＣＰＵ６１に受は付け
られない。そればかシか、とのＣの割込要求部２１から
の割込要求がそのままロックされて、その後に発生した
他の割込要求部１１．１２あるいは２２から割込要求も
受は付けられなくなってしまう。
トリガモードで動作し、割込要求信号の定常レベルから
要求レベルの変化、即ち、ノ・イレペルからローレベル
への変化のみを割込要求として検知しているため、Ｃの
割込要求部２１からの割込要求はＣＰＵ６１に受は付け
られない。そればかシか、とのＣの割込要求部２１から
の割込要求がそのままロックされて、その後に発生した
他の割込要求部１１．１２あるいは２２から割込要求も
受は付けられなくなってしまう。
また、割込信号線３１への割込要求信号をワンシｗット
パルスとすることも考えられるが、この割込要求信号は
ＣＰＵ ６１がその割込要求を受は付けるまで継続させ
ることが必要でその変動幅が大きく、当該割込要求信号
のパルス幅を特定することは不可能である。
パルスとすることも考えられるが、この割込要求信号は
ＣＰＵ ６１がその割込要求を受は付けるまで継続させ
ることが必要でその変動幅が大きく、当該割込要求信号
のパルス幅を特定することは不可能である。
従来の割込制御装置は以上のように構成されているので
、割込信号線３１を共用している各割込要求部１１，１
２，２１．２２から微妙なタイミングで発生した割込要
求が、ＣＰＵ ６１で受は付けられない事態が生ずる可
能性があシ、また、各割込要求部ｉｔ、１２．２１．２
２が同時に割込要求を発生するとそれら全ての割込要求
を処理する必要がありて高速応答が要求されるシステム
では問題となる場合もあシ、多数の割込要求部で割込信
号線３１を共用した場合、同時発生の割込処理のオーバ
ーヘッドが問題となって、割込要求数をむやみに増大さ
せることができないなどの課題があった。
、割込信号線３１を共用している各割込要求部１１，１
２，２１．２２から微妙なタイミングで発生した割込要
求が、ＣＰＵ ６１で受は付けられない事態が生ずる可
能性があシ、また、各割込要求部ｉｔ、１２．２１．２
２が同時に割込要求を発生するとそれら全ての割込要求
を処理する必要がありて高速応答が要求されるシステム
では問題となる場合もあシ、多数の割込要求部で割込信
号線３１を共用した場合、同時発生の割込処理のオーバ
ーヘッドが問題となって、割込要求数をむやみに増大さ
せることができないなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので、微妙なタイミングで発生した割込要求を確実に
受は付けることができ、オーバーヘッドの問題も解決し
た割込制御装置を得ることを目的とする。
もので、微妙なタイミングで発生した割込要求を確実に
受は付けることができ、オーバーヘッドの問題も解決し
た割込制御装置を得ることを目的とする。
この発明に係る割込制御装置は、要求された割込処理の
終了を示す信号を制御処理装置より受信すると、割込信
号線に送出している割込要求信号を瞬時、強制的に定常
レベルに復帰させる強制復帰手段を設けたものである。
終了を示す信号を制御処理装置より受信すると、割込信
号線に送出している割込要求信号を瞬時、強制的に定常
レベルに復帰させる強制復帰手段を設けたものである。
この発明における強制復帰手段は、要求された割込処理
の実行中に他の割込要求部からｒ込要求が発生しても、
実行中の割込要求の処理が終了したことを示す信号を制
御処理装置から受は取ると、その割込要求信号を要求レ
ベルから一旦定常レベルに戻した後、再度要求レベルに
することにより、割込要求がロックされるのを防止し、
微妙なタイミングで発生した割込要求を確実に受は付け
ることができ、オーバーヘッドの問題もない割込制御装
置を冥現する。
の実行中に他の割込要求部からｒ込要求が発生しても、
実行中の割込要求の処理が終了したことを示す信号を制
御処理装置から受は取ると、その割込要求信号を要求レ
ベルから一旦定常レベルに戻した後、再度要求レベルに
することにより、割込要求がロックされるのを防止し、
微妙なタイミングで発生した割込要求を確実に受は付け
ることができ、オーバーヘッドの問題もない割込制御装
置を冥現する。
以下、この発明の一実施例を図について説明する。第１
図において、３はシステムバス、１１・１２および２１
．２２はＡ 、Ｂ 、Ｃ、Ｄという４つの割込要求部、
１３．１４および２３．２４は割込要求線、１５．２５
はオアゲート、３１は割込信号線であり、第６図に同一
符号を付した従来のそれらと同一あるいは相当部分であ
るため詳細な説明は省略する。
図において、３はシステムバス、１１・１２および２１
．２２はＡ 、Ｂ 、Ｃ、Ｄという４つの割込要求部、
１３．１４および２３．２４は割込要求線、１５．２５
はオアゲート、３１は割込信号線であり、第６図に同一
符号を付した従来のそれらと同一あるいは相当部分であ
るため詳細な説明は省略する。
また、１７および２７は前記拡張ボード１あるいは２内
に配置され、要求された割込の処理終了を示す信号を第
４図に示すＣＰＵ ６１から受信すると、前記割込信号
線３１に送出している割込要求信号を強制的に、定常レ
ベル、即ちハイレベルに瞬時復帰させる強制復帰手段で
ある。この強制復帰手段１７あるいは２７内において、
１８．２８は前記ＣＰＵ６１からの、要求された割込の
処理終了を示す信号によって同時にセット／リセットさ
れるフリップ７０ツブ、１９．２９は前記オアゲート１
５もしくは２５からの信号が入力され、このフリップフ
ロップ１８あるいは２８の出力信号によって開閉される
、オープンコレクタ出力のナントゲートで、このナント
ゲート１９．２９の出力は前記割込信号［３１にワイヤ
ードオアされている。
に配置され、要求された割込の処理終了を示す信号を第
４図に示すＣＰＵ ６１から受信すると、前記割込信号
線３１に送出している割込要求信号を強制的に、定常レ
ベル、即ちハイレベルに瞬時復帰させる強制復帰手段で
ある。この強制復帰手段１７あるいは２７内において、
１８．２８は前記ＣＰＵ６１からの、要求された割込の
処理終了を示す信号によって同時にセット／リセットさ
れるフリップ７０ツブ、１９．２９は前記オアゲート１
５もしくは２５からの信号が入力され、このフリップフ
ロップ１８あるいは２８の出力信号によって開閉される
、オープンコレクタ出力のナントゲートで、このナント
ゲート１９．２９の出力は前記割込信号［３１にワイヤ
ードオアされている。
１および２はこれらによって構成される割込制御装置と
しての拡張ボードで、従来の場合と同様に、前記システ
ムパス３を介して第４図に示す制御処理装置としてのＣ
ＰＵボード６に接続されている。
しての拡張ボードで、従来の場合と同様に、前記システ
ムパス３を介して第４図に示す制御処理装置としてのＣ
ＰＵボード６に接続されている。
次に動作について説明する。ここで、第２図はＣＰＵボ
ード６のＣＰＵ ６１にて処理される拡張ボード１およ
び２からの割込要求の処理シーケンスを示すフローチャ
ートであシ、第３図は拡張ボード１および２における各
信号の時間関係を示すタイムチャートである。
ード６のＣＰＵ ６１にて処理される拡張ボード１およ
び２からの割込要求の処理シーケンスを示すフローチャ
ートであシ、第３図は拡張ボード１および２における各
信号の時間関係を示すタイムチャートである。
今、Ｄの割込要求部２２から割込要求が発生したものと
する。割込要求部２２が割込要求を発生するとその割込
要求線２４がハイレベルとなシ、割込要求線２３と２４
の論理和をとるオアゲート２５の出力もハイレベルとな
る。ここで、７リツプフロツプ１８および２８は通常セ
ットされておシ、ナントゲート１９および２９は開かれ
ている。
する。割込要求部２２が割込要求を発生するとその割込
要求線２４がハイレベルとなシ、割込要求線２３と２４
の論理和をとるオアゲート２５の出力もハイレベルとな
る。ここで、７リツプフロツプ１８および２８は通常セ
ットされておシ、ナントゲート１９および２９は開かれ
ている。
従って、オアゲート２５からの信号はナントゲート２９
より割込信号線３１に伝えられるが、ナントゲート２９
はオープンコレクタ出力で、前記割込信号線３１にワイ
ヤードオアされているため、割込信号線３１に送出され
る割込要求信号のレベルは、定常レベルであるハイレベ
ルから要求レベルであるローレベルに変化する。
より割込信号線３１に伝えられるが、ナントゲート２９
はオープンコレクタ出力で、前記割込信号線３１にワイ
ヤードオアされているため、割込信号線３１に送出され
る割込要求信号のレベルは、定常レベルであるハイレベ
ルから要求レベルであるローレベルに変化する。
ＣＰＵボード６の割込制御部６３は従来の場合と同様に
して、この割込要求信号を受は取ると割込要求が発生し
たことをＣＰＵ ６１に伝え、ＣＰＵ ６１は実行中の
処理を一時中断して第２図に示す割込処理の実行を開始
する。即ち、ステップＳＴＩ 、Ｓｒ１、Ｓｒ５．Ｓｒ
１にて順次、その割込要求がＡの割込要求部１１からの
ものか、Ｂの割込要求部１２からのものか、Ｃさらには
Ｄの割込要求部２１２２からのものかをチエツクする。
して、この割込要求信号を受は取ると割込要求が発生し
たことをＣＰＵ ６１に伝え、ＣＰＵ ６１は実行中の
処理を一時中断して第２図に示す割込処理の実行を開始
する。即ち、ステップＳＴＩ 、Ｓｒ１、Ｓｒ５．Ｓｒ
１にて順次、その割込要求がＡの割込要求部１１からの
ものか、Ｂの割込要求部１２からのものか、Ｃさらには
Ｄの割込要求部２１２２からのものかをチエツクする。
Ｄの割込要求部２２からの割込要求であることが検出さ
れると、ステップＳＴ８においてＤの割込要求部２２よ
り要求された割込処理を実行する。
れると、ステップＳＴ８においてＤの割込要求部２２よ
り要求された割込処理を実行する。
要求された割込処理が終了すると、ＣＰＵ６１はステッ
プＳＴ９においてフラグのリセット／セットの処理を行
って、拡張ボード１．２の７リツプフロツプ１８および
２８を同時に一旦リセットした後、直ちにセットする。
プＳＴ９においてフラグのリセット／セットの処理を行
って、拡張ボード１．２の７リツプフロツプ１８および
２８を同時に一旦リセットした後、直ちにセットする。
ここで、ＣＰＵ６１がステップＳＴ５にて割込要求がＣ
の割込要求部２１からのものではないと判定した直後に
Ｃの割込要求部２１から割込要求が発生した場合、従来
の場合と同様に割込要求線２３のレベルがその時点で）
・イレベルになる。しかしながら、前記フリップフロッ
プ１８および２８のリセットによってナントゲート１９
および２９が一瞬閉じられるため、第３図に示すように
、割込信号線３１上の割込要求信号は強制的に、−旦定
常レベルであるハイレベルになりてから要求レベルであ
るローレベルに変化する。
の割込要求部２１からのものではないと判定した直後に
Ｃの割込要求部２１から割込要求が発生した場合、従来
の場合と同様に割込要求線２３のレベルがその時点で）
・イレベルになる。しかしながら、前記フリップフロッ
プ１８および２８のリセットによってナントゲート１９
および２９が一瞬閉じられるため、第３図に示すように
、割込信号線３１上の割込要求信号は強制的に、−旦定
常レベルであるハイレベルになりてから要求レベルであ
るローレベルに変化する。
ＣＰＵボード６の割込制御部６３はこの割込信号線３１
上の割込要求信号のレベルの変化より割込要求を検知し
てＣＰＵ ６１にそれを通知する。これによって、Ｃの
割込要求部２１からの割込要求はＣＰＵ ６１によって
確実に受は付けられる。
上の割込要求信号のレベルの変化より割込要求を検知し
てＣＰＵ ６１にそれを通知する。これによって、Ｃの
割込要求部２１からの割込要求はＣＰＵ ６１によって
確実に受は付けられる。
また、第２図に示すように、１つの割込要求部１１．１
２．２１あるいは２２からの割込要求が、ステップＳＴ
２ 、 Ｓｒ４ 、Ｓｒ６あるいはＳｒ８にて処理され
る度に、ステップＳＴ９でフラグのリセット／セットが
実行されて一連の処理が終了する。従りて、各割込要求
部１１．１２．２１．２２から同時に割込要求が発生し
た場合でも、１つの割込要求の処理が終了すると、直後
に発生した優先度のより高い割込要求を実行することが
可能となる。この割込要求を検知してフラグのリセット
／セット処理を実行するための時間は、割込処理自体の
実行時間よりはるかに短いので、１回の割込要求の処理
時間を不必要に長くせずに済ませることができる。
２．２１あるいは２２からの割込要求が、ステップＳＴ
２ 、 Ｓｒ４ 、Ｓｒ６あるいはＳｒ８にて処理され
る度に、ステップＳＴ９でフラグのリセット／セットが
実行されて一連の処理が終了する。従りて、各割込要求
部１１．１２．２１．２２から同時に割込要求が発生し
た場合でも、１つの割込要求の処理が終了すると、直後
に発生した優先度のより高い割込要求を実行することが
可能となる。この割込要求を検知してフラグのリセット
／セット処理を実行するための時間は、割込処理自体の
実行時間よりはるかに短いので、１回の割込要求の処理
時間を不必要に長くせずに済ませることができる。
なお、上記実施例では、第２図に示すように割込要因を
順番にチエツクしてゆくものを示したが、同一の入出力
アドレスにして、１回の入出力命令によりて割込要因を
取シ込むようにしてもよい。
順番にチエツクしてゆくものを示したが、同一の入出力
アドレスにして、１回の入出力命令によりて割込要因を
取シ込むようにしてもよい。
そのようにすることによって検知時間の短縮が可能とな
る。
る。
以上のように、この発明によれば、実行中の割込要求の
処理が終了したことを示す信号を受は取ると、割込要求
信号のレベルを一瞬、強制的に定常レベルに戻すように
構成したので、割込要求がロックされることがなくなっ
て、微妙なタイミングで発生した割込要求を確実に受は
付けることが可能となシ、割込要求の処理時間も短縮さ
れて、オーバーヘッドの問題も解決された割込制御装置
が得られる効果がある。
処理が終了したことを示す信号を受は取ると、割込要求
信号のレベルを一瞬、強制的に定常レベルに戻すように
構成したので、割込要求がロックされることがなくなっ
て、微妙なタイミングで発生した割込要求を確実に受は
付けることが可能となシ、割込要求の処理時間も短縮さ
れて、オーバーヘッドの問題も解決された割込制御装置
が得られる効果がある。
第１図はこの発明の一実施例による割込制御装置を示す
ブロック図、第２図はその割込要求の処理シーケンスを
示すフローチャート、第３図はその各信号の時間関係を
示すタイムチャート、第４図はこの発明および従来の割
込制御装置が適用されるマイクロコンビエータシステム
を示すブロック図、第５図はその割込要求入力の割ｐ付
けを示す説明図、第６図は従来の割込制御装置を示すブ
ロック図、第７図はその割込要求の処理シーケンスを示
すフローチャート、第８図はその各信号の時間関係を示
すタイムチャートである。 １．２は割込制御装置（拡張ボード）、１１・１２゜２
１．２２は割込要求部、１７．２７は強制復帰手段、３
１は割込信号線、６は制御処理装置（ＣＰＵボード）。 なお、図中、同一符号は同一、又は相当部分を示す。 第６図 ＋１．１２．２１，２２：割込讐永邪 ３１：ｆρｊＶΣイ匡−ｆ３カ屹 第 図
ブロック図、第２図はその割込要求の処理シーケンスを
示すフローチャート、第３図はその各信号の時間関係を
示すタイムチャート、第４図はこの発明および従来の割
込制御装置が適用されるマイクロコンビエータシステム
を示すブロック図、第５図はその割込要求入力の割ｐ付
けを示す説明図、第６図は従来の割込制御装置を示すブ
ロック図、第７図はその割込要求の処理シーケンスを示
すフローチャート、第８図はその各信号の時間関係を示
すタイムチャートである。 １．２は割込制御装置（拡張ボード）、１１・１２゜２
１．２２は割込要求部、１７．２７は強制復帰手段、３
１は割込信号線、６は制御処理装置（ＣＰＵボード）。 なお、図中、同一符号は同一、又は相当部分を示す。 第６図 ＋１．１２．２１，２２：割込讐永邪 ３１：ｆρｊＶΣイ匡−ｆ３カ屹 第 図
Claims (1)
- 割込要求信号のレベル変化にて割込要求を検出するエッ
ジトリガモードの制御処理装置に割込信号線によって接
続され、割込要求部より割込要求が発生すると、前記割
込信号線に送出している前記割込要求信号のレベルを定
常レベルから要求レベルに変化させる割込制御装置にお
いて、前記制御処理装置より、要求のあった割込の処理
を終了したことを示す信号を受信すると、前記割込信号
線に送出している割込要求信号を一瞬、前記定常レベル
に強制的に復帰させる強制復帰手段を備えたことを特徴
とする割込制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10986990A JPH047641A (ja) | 1990-04-25 | 1990-04-25 | 割込制御装置 |
| DE1991627013 DE69127013T2 (de) | 1990-04-25 | 1991-04-24 | Unterbrechungssteuerschaltung und Mikrocomputersystem, das diese enthält |
| EP19910106612 EP0454096B1 (en) | 1990-04-25 | 1991-04-24 | Interrupt control circuit and microcomputer system comprising the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10986990A JPH047641A (ja) | 1990-04-25 | 1990-04-25 | 割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047641A true JPH047641A (ja) | 1992-01-13 |
Family
ID=14521261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10986990A Pending JPH047641A (ja) | 1990-04-25 | 1990-04-25 | 割込制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0454096B1 (ja) |
| JP (1) | JPH047641A (ja) |
| DE (1) | DE69127013T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003109A (en) * | 1997-08-15 | 1999-12-14 | Lsi Logic Corporation | Method and apparatus for processing interrupts in a data processing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62267834A (ja) * | 1986-05-15 | 1987-11-20 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
| JPS63316236A (ja) * | 1987-06-19 | 1988-12-23 | Nec Corp | 割込制御回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631670A (en) * | 1984-07-11 | 1986-12-23 | Ibm Corporation | Interrupt level sharing |
| US4764893A (en) * | 1985-04-26 | 1988-08-16 | International Business Machines Corporation | Noise-immune interrupt level sharing |
| US4760516A (en) * | 1986-11-25 | 1988-07-26 | Dialogic Corporation | Peripheral interrupt interface for multiple access to an interrupt level |
| CA1319441C (en) * | 1988-09-09 | 1993-06-22 | Paul R. Culley | Programmable interrupt controller |
-
1990
- 1990-04-25 JP JP10986990A patent/JPH047641A/ja active Pending
-
1991
- 1991-04-24 EP EP19910106612 patent/EP0454096B1/en not_active Expired - Lifetime
- 1991-04-24 DE DE1991627013 patent/DE69127013T2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62267834A (ja) * | 1986-05-15 | 1987-11-20 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
| JPS63316236A (ja) * | 1987-06-19 | 1988-12-23 | Nec Corp | 割込制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0454096A3 (en) | 1992-05-20 |
| DE69127013T2 (de) | 1998-01-22 |
| DE69127013D1 (de) | 1997-09-04 |
| EP0454096B1 (en) | 1997-07-30 |
| EP0454096A2 (en) | 1991-10-30 |
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