JPS6211384B2

JPS6211384B2 -

Info

Publication number: JPS6211384B2
Application number: JP54040189A
Authority: JP
Inventors: Yoshihisa Soda
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-04-03
Filing date: 1979-04-03
Publication date: 1987-03-12
Also published as: JPS55131857A

Description

【発明の詳細な説明】本発明は複数の入出力装置を優先度によつて制
御する論理装置、さらに詳しくいえば、入出力処
理中に発生したエラーの検出に改良を施こした論
理装置に関する。

従来この種の論理装置は、エラー発生とエラー
検出に時間的に差があり、また入出力動作を行つ
ている装置の番号（以後チヤネル番号と呼ぶ）を
記憶しておくレジスタ（以後チヤネルレジスタと
呼ぶ）を一つしか有していないためにエラーが発
生してそれを検出するまでの間に、他の優先度の
高い入出力装置からの入出力処理要求（以後イン
タラプトと呼ぶ）があれば、その処理に移り、チ
ヤネルレジスタにはその装置の番号をセツトする
ので、エラーが検出されたときには、どのチヤネ
ル番号の装置を処理中にエラーが発生したのかわ
からなかつた。そのためこの場合にはシステムを
停止状態（以後システムダウンという）にしなけ
ればならなかつた。この具体例を第１図により説
明する。

第１図は中央処理装置４（以後CPUと呼ぶ）
がチヤネル制御装置５（以後CHUと呼ぶ）を介
して３台の入出力装置１，２，３に接続されてい
る図である。CPU４で処理するものには入出力
処理およびCPU内部の処理があり、どの処理を
行つているかを認識するために、実行レベルと称
するものがある。ここでは４種のレベルを定義
し、入出力装置１，２，３（各チヤネル番号をチ
ヤネル１，２，３とする）の入出力処理を行つて
いるとき各々の実行レベルをレベル１，２，３と
し、CPU内部の処理を行つているときレベル４
とし、その優先順位はレベル１，２，３，４とす
る。ここでは説明をわかりやすくするために、入
出力装置１，２，３に実行レベル１，２，３を割
り付けたが、一般には、各入出力装置はレベル
１，２，３のどの実行レベルでも処理をすること
ができる。

CHU５はどの入出力装置とCPU４とのデータ
転送を行なうかを制御する装置である。

今、レベル４でCPU内部の処理を行つている
ときに、入出力装置３で入力処理の必要が生じた
とする。その要求は信号線１０９により入出力装
置からのインタラプトの優先順位を判断する回路
１２に伝えられる。この回路１２は他に優先度の
高い要求がないか否かを判断し、他に要求がない
か、あつても低い優先順位のものであれば、信号
線１０２でその要求を、信号線１０３で実行レベ
ルをCPU４へ伝える。

CPU４ではその要求をインタラプトの優先順
位を判断する回路１０で受けとり、現在の実行レ
ベルと比較しそれより優先度の高いものであれば
信号線１０１により受け付けたことをCHU５へ
知らせ、信号線１０４により次の実行レベルを現
在の実行レベルを保持するレジスタ１１にセツト
する。CHU５では信号線１０１により要求が受
け付けられたことを認識し、次に処理するチヤネ
ル番号を入出力処理中のチヤネル番号を保持する
レジスタ１３にセツトする。次に入出力装置２か
ら処理要求が来た場合も同様の動作をしてレジス
タ１１，１３をセツトする。

第２図は上記レジスタ１１，１３の動作タイミ
ングを示すタイムチヤートである。時刻２で入出
力装置３の要求が受け付けられるとレジスタ１１
にレベル３、レジスタ１３にチヤネル３をセツト
し時刻４で入出力装置２の要求が受け付けられる
と、各レジスタにレベル２、チヤネル２をセツト
する。

エラーが発生してそれを検出するまでに２クロ
ツクを要すると仮定すると時刻４で発生したエラ
ーは時刻６で初めてエラーがあつたことがわか
る。しかし、この時刻にはレジスタ１１，１３は
エラー発生時のレベル、チヤネル番号を保持して
いない。したがつてどのチヤネルの処理を行つて
いるときかわからず、システムダウンにしなけれ
ばならないという欠点があつた。

本発明の目的はエラーに関係のある入出力装置
および入出力処理をつきとめ、再試行等によるエ
ラー救済処理を可能とすることによりシステムダ
ウンを防ぐことができる論理回路を提供すること
にある。

前記目的を達成するために本発明による論理装
置は複数の入出力装置からの入出力処理要求を優
先度に従つて処理する論理装置において、少なく
ても装置内で発生したエラーが検出されるまでの
間はどの入出力処理中にエラーが発生したかを把
握するために必要な情報を保持するレジスタ群
と、エラーが検出された時、前記必要な情報が前
記レジスタ群のどのレジスタに保持されているか
を判断するためのフリツプフロツプとを含み、発
生時点よりも遅れて検出されるエラーがどの入出
力処理中に発生したエラーであるか判断できるよ
うに構成してある。

上記構成によれば本発明の目的を完全に達成で
きる。

以下、第３，４，５図を参照して本発明をさら
に詳しく説明する。

第３図は本発明の一実施例を示す概略ブロツク
図である。この図の第１図と同一の番号を付した
回路および信号線は第１図におけると同じ機能を
有している。

実行レベル４でCPU内部の処理を行つている
ときに、入出力装置３で入出力処理の必要が生じ
たとする。処理要求は信号線１０９によりCHU
５内の入出力装置からのインタラプトの優先順位
を判断する回路１２に伝達され、この回路１２で
は他装置からの優先度の高い要求がないか判断
し、なければ信号線１０２によりCPU４へ要求
を出し、信号線１０３で新しく受けつけた入出力
処理の実行レベルを送る。CPU４ではインタラ
プトの優先順位を判断する回路１０で現在の実行
レベルとの比較を行い、優先度の高いものであれ
ばそれを受付けたことを信号線１０１により
CHU５へ伝達する。この受付け信号が出ると、
現在の実行レベルを保持するレジスタ１１には前
記回路１０で発生した次の実行レベル、レジスタ
１４はレジスタ１１以前の内容、レジスタ１５は
レジスタ１４以前の内容をセツトする。またレジ
スタ１３は前記回路１２で発生した次に処理する
チヤネル番号、レジスタ１６にはレジスタ１３以
前の内容レジスタ１７にはレジスタ１６以前の内
容を各々セツトしてチヤネル３の処理状態にな
る。

この処理を数クロツク実行したところで、優先
度の高いチヤネル２のインタラプトが発生する
と、チヤネル３の時と同じ動作をし、その処理状
態になる。フリツプフロツプ１８は実行レベルが
変つたときセツトされるフリツプフロツプで、イ
ンタラプトを受付けたとき、または、ある実行レ
ベルでの入出力処理が終了し、それより低いレベ
ルに処理が移るときセツトされる。フリツプフロ
ツプ１９は実行レベルが変つて２クロツク目であ
ることを示すフリツプフロツプでフリツプフロツ
プ１８がセツトされた次のクロツクでセツトされ
る。

第４図は以上の動作のタイミングを示すタイム
チヤートである。

今、時刻６でチヤネル２のインタラプトが発生
すると同時にチヤネル３の処理でエラーが発生
し、時刻８でそれを検出したとする。エラーを検
出するとエラー解析に必要なレジスタ等をホール
ドし、エラー処理プログラムを実行する。このエ
ラー処理のときエラーになつたチヤネルを把握す
るために実行レベルを保持するレジスタ群１１，
１４，１５およびチヤネル番号を保守するレジス
タ群１３，１６，１７の各レジスタの内容を見る
が、どのレジスタの内容を見ればよいかを判断す
るためにフリツプフロツプ１８，１９，２０を用
いる。フリツプフロツプ１８，１９，２０がセツ
トされていなければ、レジスタ１１，１３がエラ
ー時の実行レベル、チヤネル番号を保持してお
り、フリツプフロツプ１８または１９がセツトさ
れていれば、レジスタ１４，１６がフリツプフロ
ツプ２０がセツトされていれば、レジスタ１５，
１７が保持していると判断する。

第４図の場合、エラーが検出された時刻８では
フリツプフロツプ１９がセツトされているのでレ
ジスタ１４および１６にエラー発生時の実行レベ
ルとチヤネル番号が保持されていると判断する。
また時刻１０でチヤネル２の処理が終了しそのこ
とを信号線１１０によりCHU５に知らせチヤネ
ル３の処理に戻る場合も同様にして判断する。第
５図はインタラプトが２クロツク連続した場合の
タイムチヤートである。時刻６でチヤネル２の、
時刻７でチヤネル１のインタラプトがあると、レ
ジスタ１１，１３，１４，１５，１６，１７は
各々時刻６，７の終りで更新されるので、もし時
刻６でエラーが発生したとすると、それが検出さ
れる時刻８では、レジスタ１４，１６は、エラー
発生時の実行レベル、チヤネル番号を保持してお
らずレジスタ１５，１７に保持されている。した
がつてこの場合エラー処理プログラムではレジス
タ１５，１７の内容を見て処理しなければならな
い。

エラー発生時の実行レベル、チヤネル番号がレ
ジスタ１４，１６にあるかレジスタ１５，１７に
あるかを判断するために、フリツプフロツプ２０
を使う。フリツプフロツプ２０はインタラプトが
２クロツク連続してあつたことを記憶するフリツ
プフロツプである。時刻６のインタラプト時に
は、インタラプトがあつたことを記憶するフリツ
プフロツプ１８をセツトし、時刻７でインタラプ
トがあると、フリツプフロツプ２０をセツトし、
それが１のときエラーを検出すると、レジスタ１
５，１７にエラー発生時の実行レベル、チヤネル
番号を保持していると判断する。第５図の例では
チヤネル３をエラー処理の対象とする。

以上のようにして、エラーを検出したときにフ
リツプフロツプ１８，１９，２０がセツトされて
いなければ、レジスタ１１，１３の内容、フリツ
プフロツプ１８または１９がセツトされていれ
ば、レジスタ１４，１６の内容、フリツプフロツ
プ２０がセツトされていれば、レジスタ１５，１
７の内容によりエラー時の実行レベル、チヤネル
番号を認識し、そのチヤネルをエラー処理の対象
とする。

本発明による装置は以上説明したように、実行
レベルおよびチヤネル番号の履歴をとつておき、
エラー発生時における実行レベル、チヤネル番号
を把握できるように構成することにより一部の入
出力装置の処理中のエラーがシステムダウンにつ
ながることを防止できる。

【図面の簡単な説明】

第１図は従来装置の構成を示す図、第２図は第
１図の構成における動作タイミングを示すタイム
チヤート、第３図は本発明の一実施例を示す構成
図、第４図は第３図の構成における動作タイミン
グを示すタイムチヤート、第５図はインタラプト
が２クロツク連続しておこつた場合の動作タイミ
ングを示すタイムチヤートである。１，２，３……入出力装置、４……中央処理装
置、５……入出力制御装置、１０……インタラプ
トの優先順位を判断する回路、１１……現在の実
行レベルを保持するレジスタ、１２……入出力装
置１または２または３からのインタラプトの優先
順位を判断する回路、１３……入出力処理中のチ
ヤネル番号を保持するレジスタ、１４……インタ
プラスト受付時レジスタ１１の以前の内容を保持
するレジスタ、１５……インタラプト受付時レジ
スタ１４の以前の内容を保持するレジスタ、１６
……インタラプト受付時レジスタ１３の以前の内
容を保持するレジスタ、１７……インタラプト受
付時レジスタ１６の以前の内容を保持するレジス
タ、１８……実行レベルの変更があつたことを記
憶するフリツプフロツプ、１９……実行レベルが
かわつて２クロツク目であることを示すフリツプ
フロツプ、２０……インタラプトの受付が２クロ
ツク連続したことを記憶するフリツプフロツプ、
１００……CPU４とCHU５間のデータ線、１０
１……インタラプトを受付けたことをCHU５に
知せる信号線、１０２……CHU５からCPU４に
対するインタラプト要求線、１０３……インタラ
プトを要求している入出力装置の実行レベルを
CPU４へ送る信号線、１０４，１０６，１０８
……入出力装置１，２，３とCHU５の間のデー
タ線、１０５，１０７，１０９……入出力装置
１，２，３からのインタラプト要求線、１１０…
…入出力処理が終了したことをCHU５へ知せる
信号線、２１……オアゲート、２２……アンドゲ
ート。

Claims

【特許請求の範囲】

１複数の入出力装置からの入出力処理要求を優
先度に従つて処理する論理装置において、少なく
ても装置内で発生したエラーが検出されるまでの
間はどの入出力処理中にエラーが発生したかを把
握するために必要な情報を保持するレジスタ群
と、エラーが検出された時、前記必要な情報が前
記レジスタ群のどのレジスタに保持されているか
を判断するためのフリツプフロツプとを含み、発
生時点よりも遅れて検出されるエラーがどの入出
力処理中に発生したエラーであるか判断できるよ
うに構成したことを特徴とする論理装置。