JPS62281044A - デ−タ転送処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、ディジタル情報処理装置のデータ転送処理装
置に関する。特に、障害処理に関するものである。

〔概　要〕

本発明は、ディジタル情報処理装置のデータ転送処理装
置において、 データ転送制御部に割込要求を出すマイクロ命令を出力
し、データ転送制御部から割込要求に対する応答信号が
所定時間経過してもないときには強制的に擬似応答信号
を発生し、また応答のないデータ転送制御部をリセット
することにより、データ転送制御部からの応答信号が返
らない障害が発生しても装置障害にならずユニット障害
として処理できるようにしたものである。

〔従来の技術〕

従来、要求の応答同期をとりながらマイクロプログラム
シー与ンスを進めてゆくデータ転送処理装置は、複数個
のデータ転送制御部がらなってぃても、マイクロプログ
ラム制御部がちょうどデータ転送制御部に要求に行った
ときに障害になったり、要求に対する受付回路およびリ
プライ制御回路が故障になった場合は、マイクロプログ
ラム制御部への応答が返らなかった。

〔発明が解決しようとする問題点〕

しかし、このような従来のデータ転送処理装置では、デ
ータ転送制御部の障害でもマイクロプログラム制御部の
ストール、またはマイクロプログラムシーケンスのタイ
ムアウトを発生してデータ転送処理装置の障害となりシ
ステムダウンする確率が大きくなっていた。

また近年周辺機器の多様化とともに、大型システムでは
多チャネル、多ディバイスのシステムが要求されている
が、チャネル数を増加したことにより、データ転送制御
部のハードウェア量が大きくなり、データ転送処理装置
全体でみても装置全体の多くの部分をしめるようになっ
てきている。

またデータ転送制御部へのアクセス回数も多くなります
ますデータ転送制御部の障害が装置障害を起こし、しい
てはシステムダウンを引き起こす場合が多くなる欠点が
あった。

本発明は上記の欠点を解決するもので、データ転送制御
部からの応答信号が返らない障害が発生しても装置障害
にならずユニット障害として処理できるデータ転送処理
装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、割込処理を行う複数のデータ転送制御部（４
）と、この複数のデータ転送制御部の割込処理の制御を
行うマイクロプログラム制御部（３）とを備え、このマ
イクロプログラム制御部は、上記データ転送制御部の割
込要求を入力して割込要求を出すマイクロ命令および割
込要求が受付けられたことを確認するマイクロ命令を出
力するマイクロプログラム制御回路（１０）と、上記デ
ータ転送制御部の割込要求の応答信号を検出する検出回
路（１６）と、この検出回路の検出出力および上記二つ
のマイクロ命令に基づいて上記マイクロプログラム制御
回路が上記データ転送制御部に同期してマイクロプログ
ラムを実行するための信号を出力するマイクロプログラ
ム実行抑止回路（１３，１４，１７）とを含むデータ転
送処理装置において、上記マイクロプログラム制御部は
、上記割込要求を出すマイクロ命令に基づいてカウント
を開始し所定時間経過後に擬似応答信号を上記検出回路
に与えるカウント手段（１５）と、このカウント手段の
出力に基づいて上記応答信号と上記擬似応答信号とを判
別する判別手段（１９）とを含み、上記マイクロプログ
ラム制御回路は、上記所定時間内に応答がないデータ転
送制御回路を上記判別手段の出力に基づいてリセットす
るためのマイクロ命令を出力するリセット手段（１０の
一部）を含むことを特徴とする。

〔作　用〕

タイマ手段でデータ転送制御部に対する要求を出すマイ
クロ命令と同時にカウントしはじめる、所定時間経過す
ると強制的に擬似応答信号を検出回路に与えデータ転送
制御部から応答が返ったように見せる。またこの擬似応
答信号に基づき判別手段でマイクロプログラムで検査で
きる正常応答または擬似応答とに区別し、リセット手段
で応答のないデータ転送制御部をリセットするマイクロ
命令を与える。以」−の動作により、データ転送制御部
からの応答が返らない障害が発生しても装置障害になら
ずユニット障害として処理することができる。

〔実施例〕

本発明の実、層側について図面を参照して説明する。

第１図は本発明一実施例データ転送処理装置のブロック
構成図である。第１図において、データ転送制御装置１
はシステム制御装置６を経由して中央処理装置７に接続
される。中央処理装置７ばデータ転送制御装置１の入出
力動作の起動および終了の制御を行う。またデータ転送
制御装置１はシステム制御装置６を経由して主記憶装置
８に接続され、主記憶装置８との間のデータ転送の制御
を行う。システム制御装置６はデータ転送制御装置１内
のメモリアクセス制御部２に接続される。

メモリアクセス制御部２ではデータ転送制御装置１とシ
ステム制御装置６とのインタフェース制御を行う。

ここで本発明の特徴とするところは、一点鎖線で示す障
害処理部分である。すなわち、メモリアクセス制御部２
は信号線５０を介してマイクロプログラム制御部３に接
続され、また信号線５１）〜５１８を介してデータ転送
制御部４．〜４、に接続される。またマイクロプログラ
ム制御部３は信号線５２゜〜５２Ｉ、５５．〜５５．を
介してデータ転送制御部４゜〜４Ｉに接続される。マイ
クロプログラム制御部３ではメモリアクセス制御部２お
よびデータ転送制御部４．〜４．に指示し割込処理を行
う。またデータ転送制御部４．〜４Ｉの障害が発生しマ
イクロ命令に対する応答がないときには、擬似的に応答
が返ったようにし、また応答のないデータ転送制御部を
リセットすることにより装置障害となることを防止しユ
ニット障害とする。データ転送制御部４１〜４１はそれ
ぞれチャネル５１）〜５１ｎ、〜、５８．〜５，７に接
続される。データ転送制御部４、〜４ｉは多数のチャネ
ル５．１〜５１□、〜、５，１〜５．７からの転送要求
をマイクロプログラム制御部３の指示に従い多重処理を
行う。チャネル５１）〜５Ｉ、、、〜、５目〜５１）１
はそれぞれ周辺装置に接続される。

第２図は本発明一実施例データ転送処理装置のマイクロ
プログラム制御部のブロック構成図である。第２図にお
いて、マイクロプログラム制御部３はマイクロプログラ
ム制御回路１０、チャネル番号レジスター１、チャネル
番号レジスター１の上位ビットをエンコードするエンコ
ーダ１２、データ転送制御部４１〜４Ｉへの要求信号３
１、〜３１！を出す要求フリップフロップ１３、マイク
ロプログラムの実行を抑止する抑止フリップフロップ１
４、マイクロプログラム制御回路１０よりデータ制御部
４１〜４、への要求のマイクロ命令が決められたときに
スタートするタイマー５、データ転送制御部４．〜４１
への要求フリップフロップ１３の出力信号３９とエンコ
ーダ１２の出力信号３３．〜３３！とを論理積するアン
トゲ−１−２０１〜２０Ｉ、データ転送制御部４゜〜４
１からの応答信号３２１〜３２．とエンコーダ１２の出
力信号３３．〜３３ｉ　とを否定論理積するナントゲー
ト１８．〜１８１、ナントゲート］、８＋〜１８．の出
力信号３４＋　〜３４ｉ　とタイマ１５の出力信号４１
とを論理積するアントゲ−目６、アンドゲート１６の出
力信号３８とデータ転送制御部４、〜４．への要求が受
は付けられ処理が完了したかを確認するマイクロ命令３
６とフリップフロップ１３の出力信号３９とを論理積す
るアンドゲート１７、マイクロプログラムで検査ができ
る正常応答と擬似応答とを区別するフリップフロップ１
９およびそれぞれを接続する信号線５０．５１）〜５Ｌ
ｔ　、５２．〜５２．．５３．５４．５５１〜５５＋よ
り構成されている。

データ転送制御部４１〜４Ｉより信号線５２１〜５２！
を通してマイクロプログラム制御回路１０に対して割込
要求が出ると、マイクロプログラム制御回路１０に割込
として受は付けられ、マイクロプログラム制御回路１０
より信号綿５３を通して受は付けられたチャネル番号が
チャネル番号レジスタ１）に設定される。チャネル番号
の上位ビットはエンコ−ダ１２に入力されるとともにマ
イクロプログラム制御回路１０にも入力される。ここで
はエンコーダ１２の出力信号３３＋が論理値「１」にな
るチャネル番号だとする。この状態でマイクロプログラ
ムシーケンスが進み、データ転送制御部４１に対する要
求のマイクロ命令３５が発行されると要求フリップフロ
ップ１３が論理積「１」になると同時にタイマ１５が起
動される。

要求フリップフロップ１３に論理値「１」がセットされ
ると論理値「１」の出力信号３９がアンドゲート２０．
〜２Ｑ＋に入力される。エンコーダ１２の出力信号３３
．が論理値「１」であるためにアンドゲート２０．の出
力信号が論理値「１」になり、要求信号３１．とじてデ
ータ転送制御部４１に与えられる。なお要求のチャネル
番号、データおよび要求パラメータ等は信号線５２．を
通して送られる。データ転送制御部４１に要求が受は付
けられ処理が完了すると、応答信号３２．が論理値「１
」になる。

応答信号３２１が論理値「１」になるとナントゲート１
８．の出力信号３４１が論理値「０」になり、アンドゲ
ート１６に入力される。アンドゲート１６の出力信号３
８はホールド信号として要求フリップフロップ１３およ
び抑止フリップフロップ１４に入力されているが、アン
ドゲート１６の出力信号３８が論理値「０」になると、
要求フリップフロップ１３および抑止フリップフロップ
１４をリセットする。また出力信号３８は擬似応答用の
タイマ１５のリセット端子に入力されタイマ１５もリセ
ットする。

ここで本発明の特徴であるデータ転送制御部４１が障害
を発生したときの動作について説明する。

上記のようにマイクロプログラム制御回路１０から要求
のマイクロ命令３５が発生するとタイマ１５が起動され
るとともにデータ転送制御部４．に論理値「１」の要求
信号３１）が発生する。この状態でデータ転送制御部４
．に障害が発生したときには、応答信号３２．が論理値
「０」のままである。この状態でマイクロプログラムシ
ーケンスは先に進み処理が完了したかの同期をとるマイ
クロ命令３６が論理値「１」になると、アンドゲート１
７で論理積がとられ出力信号４２が論理値「１」になり
、抑止フリップフロップ■４を論理値ｒｌＪにする。抑
止信号３７は論理値「１」になりマイクロプログラム制
御回路１０に入力されマイクロプログラムの実行を停止
する。マイクロプログラム制御回路１０内にあるマイク
ロプログラムシーケンス処理を監視するタイマ１５は動
作し続け、タイムアウトが発生しマイクロプログラム制
御部３内の障害となり装置障害となる。

しかし本発明では、上記のような障害が発生してもタイ
マ１５がオーバフローしたときに、擬似応答信号として
論理値「１」の出力信号４０、論理値「０」の出力信号
４１を発生する。論理値「０」の出力信号４１はアンド
ゲート１６に入力され、応答が返ったときと同様に要求
フリップフロップ１３、抑止フリップフロップ１４およ
びタイマ１５をリセットすることによりマイクロプログ
ラムシーケンスが継続して実行できる。

また論理値「１」の出力信号４１は正常応答と擬似応答
とを区別するフリップフロップ１９を論理値「１」にセ
ットする。このフリップフロップ１９の出力信号４５は
マイクロプログラム制御回路１０に人力される。マイク
ロプログラムシーケンスが継続されるとマイクロプログ
ラムによりこのフリップフロップ１９が検査される。

このフリップフロップ１９が論理値「１」であると擬似
応答が返ってきたと判断して、チャネル番号レジスタ１
）の出力信号を判別しどのデータ転送制御部が障害かを
区別する。、この実施例ではデータ転送制御部４．のユ
ニット障害ということで中央処理袋Ｗ７に報告する。

またフリップフロップ１９はこのシーケンスの中でマイ
クロ命令４６によりリセットされる。中央処理袋Ｎ７で
の障害処理シーケンスでデータ転送制御部４へのリセッ
ト命令が出された場合はマイクロ命令５５．によりデー
タ転送制御部４１をリセットする。

〔発明の効果〕

以上説明したように、本発明は、データ転送処理装置内
にデータ転送制御部に対する要求を出すマイクロ命令と
同時にカウントしはじめるタイマを設け、タイマが所定
時間経過した場合にデータ転送制御部からの応答信号に
相当する擬似応答信号を発生し、またマイクロプログラ
ムで検査できる正常応答と擬似応答とを区別するソリツ
ブフロップを設け、各データ転送制御部のみをリセット
ｒるマイクロ命令をＩｊ、えることにより、データ転送
制御肺部からの応答が返らない障害が発生しても装置障
害になるとごろをユニット障害として処理できる優れた
効果がある。

【図面の簡単な説明】

第１図は本発明一実施例データ転送処理装置のブロック
構成図。 第２図は本発明のデータ転送処理装置のマイクロプログ
ラム制御部のブロック構成図。 １・・・データ転送制御装置、２・・・メモリアクセス
制御部、３・・・マイクロプログラム制御部、４１〜４
８・・・データ転送制御部、５１）〜５１ｆｉ、〜、５
ｉ、＋〜５１．ｌ・・・チャネル、６・・・システム制
御装置、７・・・中央処理装置、８・・・主記憶装置、
１０・・・マイクロブ０グラム制御回路、１）・・・チ
ャネル番号レジスタ、１２・・・エンコーダ、１３・・
・要求フリップフロップ、】４・・・抑止フリップフロ
ップ、１５・・・タイマ、１６．１７．２０１〜２０．
・・・アントゲ−１・、１Ｂ、〜１８、・・・ナンドゲ
−１・、３１）〜３１＋・・・要求信号、３２．〜３２
．・・・応答信号、３３１〜３３．．３４．〜３４１．
３８〜４２．４５・・・出力信号、３５．３６．４６・
・・マイクロ命令、３７・・・抑止信号、５０．５１．
〜５１ｉ　、　５２．〜５２４．５３．５４．５５１〜
５５．・・・信号線。

Claims (1)

【特許請求の範囲】
1. （１）割込処理を行う複数のデータ転送制御部（４）と
   、 この複数のデータ転送制御部の割込処理の制御を行うマ
   イクロプログラム制御部（３）と を備え、 このマイクロプログラム制御部は、 上記データ転送制御部の割込要求を入力して割込要求を
   出すマイクロ命令および割込要求が受付けられたことを
   確認するマイクロ命令を出力するマイクロプログラム制
   御回路（１０）と、 上記データ転送制御部の割込要求の応答信号を検出する
   検出回路（１６）と、 この検出回路の検出出力および上記二つのマイクロ命令
   に基づいて上記マイクロプログラム制御回路が上記デー
   タ転送制御部に同期してマイクロプログラムを実行する
   ための信号を出力するマイクロプログラム実行抑止回路
   （１３、１４、１７）とを含むデータ転送処理装置にお
   いて、 上記マイクロプログラム制御部は、 上記割込要求を出すマイクロ命令に基づいてカウントを
   開始し所定時間経過後に擬似応答信号を上記検出回路に
   与えるカウント手段（１５）と、このカウント手段の出
   力に基づいて上記応答信号と上記擬似応答信号とを判別
   する判別手段（１９）と を含み、 上記マイクロプログラム制御回路は、上記所定時間内に
   応答がないデータ転送制御回路を上記判別手段の出力に
   基づいてリセットするためのマイクロ命令を出力するリ
   セット手段（１０の一部）を含む ことを特徴とするデータ転送処理装置。