JPS62281043A - デ−タ転送処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、ディジタル情報処理装置のデータ転送処理装
置に関する。特に、障害処理に関するものである。

〔概　要〕

本発明は、ディジタル情報処理装置のデータ転送処理装
置において、 データ転送制御部に割込要求を出すマイクロ命令を出力
し、データ転送制御部から割込要求に対する応答信号が
所定時間経過してもないときには強制的に擬似応答信号
を発生することにより、データ転送制御部からの応答信
号が返らない障害が発生しても装置障害にならずユニッ
ト障害として処理できるようにしたものである。

〔従来の技術〕

従来、要求の応答同期をとりながらマイクロプログラム
シーケンスを進めてゆくデータ転送処理装置は、複数個
のデータ転送制御部からなっていても、マイクロプログ
ラム制御部がちょうどデータ転送制御部に要求に行った
ときに障害になったり、要求に対する受付回路およびリ
プライ制御回路が故障になった場合は、マイクロプログ
ラム制御部への応答が返らなかった。

〔発明が解決しようとする問題点〕

しかし、このような従来のデータ転送処理装置では、デ
ータ転送制御部の障害でもマイクロプログラム制御部の
ストール、またはマイクロプログラムシーケンスのタイ
ムアウトを発生してデータ転送処理装置の障害となりシ
ステムダウンする確率が大きくなっていた。

また近年周辺機器の多様化とともに、大型システムでは
多チャネル、多ディバイスのシステムが要求されている
が、チャネル数を増加したことにより、データ転送制御
部のハードウェア量が大きくなり、データ転送処理装置
全体でみても装置全体の多くの部分をしめるようになっ
てきている。

またデータ転送制御部へのアクセス回数も多くなります
ますデータ転送制御部の障害が装置障害を起こし、しい
てはシステムダウンを引き起こす場合が多くなる欠点が
あった。

本発明は上記の欠点を解決するもので、データ転送制御
部からの応答信号が返らない障害が発生しても装置障害
にならずユニット障害として処理できるデータ転送処理
装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、割込処理を行う複数のデータ転送制御部（４
）と、この複数のデータ転送制御部の割込処理の制御を
行うマイクロプログラム制御部（３）とを備え、このマ
イクロプログラム制御部は、上記データ転送制御部の割
込要求を入力して割込要求を出すマイクロ命令および割
込要求が受付けられたことを確認するマイクロ命令を出
力するマイクロプログラム制御回路（１０）と、上記デ
ータ転送制御部の割込要求の応答信号を検出する検出回
路（１６）と、この検出回路の検出出力および上記二つ
のマイクロ命令に基づいて上記マイクロプログラム制御
回路が上記データ転送制御部に同期してマイクロプログ
ラムを実行するための信号を出力するマイクロプログラ
ム実行抑止回路（１３，１４，１７）とを含むデータ転
送処理装置において、上記マイクロプログラム制御部は
、上記割込要求を出すマイクロ命令に基づいてカウント
を開始し所定時間経過後に擬似応答信号を上記検出回路
に与えるカウント手段（１５）を含むことを特徴とする
。

〔作　用〕

タイマ手段でデータ転送制御部に対する要求を出すマイ
クロ命令と同時にカウントしはじめる、所定時間経過す
ると強制的に擬似応答信号を検出回路に与えデータ転送
制御部から応答が返ったように見せることにより、デー
タ転送制御部からの応答が返らない障害が発生しても装
置障害にならずユニット障害として処理することができ
る。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は本発明一実施例データ転送処理装置のブロック
構成図である。第１図において、データ転送制御部Ｗ１
はシステム制御装置６を経由して中央処理装置７に接続
される。中央処理装置７はデータ転送制御装置１の入出
力動作の起動および終了の制御を行う。またデータ転送
制御装置１はシステム制御部Ｗ６を経由して主記憶装置
８に接続され、主記憶装置８との間のデータ転送の制御
を行う。システム制御装置６はデータ転送制御装置１内
のメモリアクセス制御部２に接続される。

メモリアクセス制御部２ではデータ転送制御装置Ｉとシ
ステム制御装置６とのインタフェース制御を行う。

ここで本発明の特徴とするところは、一点鎖線で示す障
害処理部分である。すなわち、メモリアクセス制御部２
は信号線５０を介してマイクロプログラム制御部３に接
続され、また信号線５１．〜５１＋を介してデータ転送
制御部４Ｉ〜４Ｉに接続される。またマイクロプログラ
ム制御部３は信号線５２゜〜５２．を介してデータ転送
制御部４．〜４Ｉに接続される。マイクロプログラム制
御部３ではメモリアクセス制御部２およびデータ転送制
御部４Ｉ〜４」に指示し割込処理を行う。またデータ転
送制御部４１〜４Ｉの障害が発生しマイクロ命令に対す
る応答がないときには、擬似的に応答が返ったようにし
て装置障害となることを防止する。データ転送制御部４
Ｉ〜４Ｉはそれぞれチャネル５．。

〜５１Ｒ％〜、５ｉ１〜５Ｉ、、に接続される。データ
転送制御部４１〜４Ｉは多数のチャネル５□１〜５１，
１、〜．５□〜５Ｉ、、からの転送要求をマイクロプロ
グラム制御部３の指示に従い多重処理を行う。チャネル
５゜〜５１．ｌ、〜、５１１〜５Ｉ、ｌはそれぞれ周辺
装置に接続される。

第２図は本発明一実施例データ転送処理装置のマイクロ
プログラム制御部のブロック構成図である。第２図にお
いて、マイクロプログラム制御部３はマイクロプログラ
ム制御回路１０、チャネル番号レジスタ１１、チャネル
番号レジスタ１１の上位ビットをエンコードするエンコ
ーダ１２、データ転送制御部４Ｉ〜４．への要求信号３
１１〜３１．を出す要求フリップフロップ１３、マイク
ロプログラムの実行を抑止する抑止フリップフロップ１
４、マイクロプログラム制御回路１０よりデータ制御部
４．〜４１への要求のマイクロ命令が決められたときに
スタートするタイマ１５、データ転送制御部４１〜４８
への要求フリップフロップ１３の出力信号３９とエンコ
ーダ１２の出力信号３３１〜３３、とを論理積するアン
ドゲート２０．〜２０８、データ転送制御部４１〜４８
からの応答信号３２１〜３２．とエンコーダ１２の出力
信号３３．〜３３゜とを否定論理積するナントゲート１
８．〜１８８、ナンドゲ−１−１８，〜１８１の出力信
号３４１〜３４．とタイマ１５の出力信号４１とを論理
積するアントゲ−目６、アンドゲート１６の出力信号３
８とデータ転送制御部４．〜４Ｉへの要求が受は付けら
れ処理が完了したかをＴＩＩ！認するマイクロ命令３６
とフリップフロップ１３の出力信号３９とを論理積する
アンドゲート１７およびそれぞれを接続する信号線５０
．５１．〜５１．．５２１〜５２ｉ　、５３．５４より
構成されている。

データ転送制御部４．〜４．より信号線５２．〜５２８
を通してマイクロプログラム制御回路１０に対して割込
要求が出ると、マイクロプログラム制御回路１０に割込
として受は付けられ、マイクロプログラム制御回路１０
より信号線５３を通して受は付けられたチャネル番号が
チャネル番号レジスター１に設定される。チャネル番号
の上位ビットはエンコーダ１２に入力されるとともにマ
イクロプログラム制御回路１０にも人力される。ここで
はエンコーダ１２の出力信号３３１が論理値「１」にな
るチャネル番号だとする。この状態でマイクロプログラ
ムシーケンスが進み、データ転送制御部４．に対する要
求のマイクロ命令３５が発行されると要求フリップフロ
ップ１３が論理積「１」になると同時にタイマ１５が起
動される。

要求フリップフロップ１３に論理値「１」がセットされ
ると論理値「１」の出力信号３９がアントゲ−）２０．
〜２０１に入力される。エンコーダ１２の出力信号３３
、が論理値「１」であるためにアンドゲート２０．の出
力信号が論理４ａ　ｒ　Ｉ　Ｊになり、要求信号３１．
としてデータ転送制御部４．に与えられる。なお要求の
チャネル番号、データおよび要求パラメータ等は信号線
５２１を通して送られる。データ転送制御部４１に要求
が受は付けられ処理が完了すると、応答信号３２１が論
理値「１」になる。

応答信号３２１が論理値「１」になるとナントゲート１
８１の出力信号３４＋が論理値「０」になり、アンドゲ
ート１６に入力される。アンドゲート１６の出力信号３
８はホールド信号として要求フリップフロップ１３およ
び抑止フリップフロップ１４に入力されているが、アン
トゲ−Ｉ司６の出力信号３８が論理値「０」になると、
要求フリップフロップ１３および抑止フリップフロップ
１４をリセットする。また出力信号３８は１４１Ｊ応答
用のタイマ１５のリセット端子に入力されタイマ１５も
リセットする。

ここで本発明の特徴であるデータ転送制御部４゜が障害
を発生したときの動作について説明する。

上記のようにマイクロプログラム制御回路１０から要求
のマイクロ命令３５が発生するとタイマ１５が起動され
るとともにデータ転送制御部４Ｉに論理値「１」の要求
信号３１１が発生する。この状態でデータ転送制御部４
．に障害が発生したときには、応答信号３２１が論理値
「０」のままである。この状態でマイクロプログラムシ
ーケンスは先に進み処理が完了したかの同期をとるマイ
クロ命令３６が論理値「１」になると、アントゲ−目７
で論理積がとられ出力信号４２が論理値「１」になり、
抑止フリップフロップ１４を論理値「１」にする。抑止
信号３７は論理値「１」になりマイクロプログラム制御
回路１０に入力されマイクロプログラムの実行を停止す
る。マイクロプログラム制御回路１０内にあるマイクロ
プログラムシーケンス処理を監視するタイマ１５は動作
し続け、タイムアウトが発生しマイクロプログラム制御
部３内の障害となり装置障害となる。

しかし本発明では上記のような障害が発生してもタイマ
゛１５がオーバフローしたときに擬似応答信号として論
理値「１」の出力信号４０、論理値「０」の出力信号４
１を発生する。論理値「０」の出力信号４１はアントゲ
−目６に人力され、応答が返ったときと同様に要求フリ
ップフロップ１３、抑止フリップフロップ１４およびタ
イマ１５をリセットすることによりマイクロプログラム
シーケンスが継続して実行できる。またマイクロプログ
ラム制御回路１０に論理値「１」の強制応答信号４０を
発生する。

〔発明の効果〕

以上説明したように、本発明は、データ転送処理装置内
にデータ転送制御部に対する要求を出すマイクロ命令と
同時にカウントしはじめるタイマを設け、タイマが所定
時間経過した場合にデータ転送制御部からの応答信号に
相当する擬似応答信号を発生することにより、データ転
送制御部からの応答が返らない障害が発生しても装置障
害にならずユニット障害として処理できる優れた効果が
ある。

【図面の簡単な説明】

第１図は本発明一実施例データ転送処理装置のブロック
構成図。 第２図は本発明のデータ転送処理装置のマイクロプログ
ラム制御部のブロック構成図。

Claims (1)

【特許請求の範囲】
1. （１）割込処理を行う複数のデータ転送制御部（４）と
   、 この複数のデータ転送制御部の割込処理の制御を行うマ
   イクロプログラム制御部（３）と を備え、 このマイクロプログラム制御部は、 上記データ転送制御部の割込要求を入力して割込要求を
   出すマイクロ命令および割込要求が受付けられたことを
   確認するマイクロ命令を出力するマイクロプログラム制
   御回路（１０）と、 上記データ転送制御部の割込要求の応答信号を検出する
   検出回路（１６）と、 この検出回路の検出出力および上記二つのマイクロ命令
   に基づいて上記マイクロプログラム制御回路が上記デー
   タ転送制御部に同期してマイクロプログラムを実行する
   ための信号を出力するマイクロプログラム実行抑止回路
   （１３、１４、１７）とを含むデータ転送処理装置にお
   いて、 上記マイクロプログラム制御部は、上記割込要求を出す
   マイクロ命令に基づいてカウントを開始し所定時間経過
   後に擬似応答信号を上記検出回路に与えるカウント手段
   （１５）を含む ことを特徴とするデータ転送処理装置。