JPS6074852A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS6074852A JPS6074852A JP58182242A JP18224283A JPS6074852A JP S6074852 A JPS6074852 A JP S6074852A JP 58182242 A JP58182242 A JP 58182242A JP 18224283 A JP18224283 A JP 18224283A JP S6074852 A JPS6074852 A JP S6074852A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、通信制御装置、特に送信文字を分解して送出
すると共に受信文字を組み立てて受けとるように構成さ
れている通信制御装置において、通信制御装置内の処理
装置に対する割込み発生回数を低減できるようにした通
信制御装置に関するものである。
すると共に受信文字を組み立てて受けとるように構成さ
れている通信制御装置において、通信制御装置内の処理
装置に対する割込み発生回数を低減できるようにした通
信制御装置に関するものである。
（Ｂ）技術の背景と問題点
従来から、一般に通信制御装置においては全二重通信が
行なわれる場合に次の如き動作が行なわれている。即ち
、回線から、伝送されてくるデータは受信シフト・レジ
スタに受入れられて例えば１文字分８ビツトのかたまり
に組み立てられ、該受信シフト・レジスタから１文字分
として受信データ・レジスタにセットされる際に処理装
置側に対して割込みが発生され、上記受信データ・レジ
スタの内容が処理装置側に受取られる。一方、回線に送
出すべき送信データは１文字分８ビツトの並列データと
して処理装置側から送信データ・レジスタにセットされ
、該並列データは１ビツトずつ分解して回線上に送出す
べく送信シフト・レジスタに並列に転送され、当該送信
シフトｒレジスタは上記１文字分のデータを１ピツ゛ト
ずつ分解しては回線に送出する。そして、送信シフト・
レジスタは１文字分を全部送出し終ったときに上記送信
データ・レジスタの内容を受取るが、このトキ、上記処
理装置側に対して割込みが発生され、処理装置側から逆
の１文字分の送信データが送信データ・レジスタにセッ
トされる形となる。
行なわれる場合に次の如き動作が行なわれている。即ち
、回線から、伝送されてくるデータは受信シフト・レジ
スタに受入れられて例えば１文字分８ビツトのかたまり
に組み立てられ、該受信シフト・レジスタから１文字分
として受信データ・レジスタにセットされる際に処理装
置側に対して割込みが発生され、上記受信データ・レジ
スタの内容が処理装置側に受取られる。一方、回線に送
出すべき送信データは１文字分８ビツトの並列データと
して処理装置側から送信データ・レジスタにセットされ
、該並列データは１ビツトずつ分解して回線上に送出す
べく送信シフト・レジスタに並列に転送され、当該送信
シフトｒレジスタは上記１文字分のデータを１ピツ゛ト
ずつ分解しては回線に送出する。そして、送信シフト・
レジスタは１文字分を全部送出し終ったときに上記送信
データ・レジスタの内容を受取るが、このトキ、上記処
理装置側に対して割込みが発生され、処理装置側から逆
の１文字分の送信データが送信データ・レジスタにセッ
トされる形となる。
第１図はこの状態を表わしている。図示Ａ、Ｂ。
Ｃ・・・・は送信文字、α、４．ｃ、・・・・は受信文
字でおり、図示実線矢印は割込み発生時点を表わしてい
る。図から判る如く、従来の場合１；は、いわば送信側
と受信側とで夫々処理装置に対して割込みを発生し、送
信側は次の１文字分を処理装置が出力することをうなが
し、受信側は現に組み立てられている１文字分を処理装
置が受取ることをうながすようにしている。
字でおり、図示実線矢印は割込み発生時点を表わしてい
る。図から判る如く、従来の場合１；は、いわば送信側
と受信側とで夫々処理装置に対して割込みを発生し、送
信側は次の１文字分を処理装置が出力することをうなが
し、受信側は現に組み立てられている１文字分を処理装
置が受取ることをうながすようにしている。
このために、処理装置側からみると、送受両側からの割
込みが存在し、一般にはきわめて多数の回線についての
送受信が行なわれることがら、上記の如き割込みに対処
する処理がきわめて煩雑となる。
込みが存在し、一般にはきわめて多数の回線についての
送受信が行なわれることがら、上記の如き割込みに対処
する処理がきわめて煩雑となる。
（０） 発明の目的と構成
本発明は、上記の点を解決することを目的としており、
受信データ・レジスタの内容を、送信データ・レジスタ
の空き状態を見計らって当該送信データ・レジスタに転
送せしめるルートを用意し、上述の割込み発生回数を低
減することを目的としている。そしてそのため、本発明
の通信制御装置は、回線からのデータを組み立てるため
の受信シフト自レジスタと、該受信シフｈ−レジスタが
組み立てた受信データを保持する受信データ・レジスタ
と、送信データを分解して回線へ送出するための送信シ
フト・レジスタと、該送信シフト・レジスタに供給する
送信データを保持する送信データ・レジスタとを有する
通信制御装置において、上記送信シフト・レジスタが１
文字分の分解完了後に上記送信データ・レジスタの内容
を受取る動作に対応して割込みを発生するよう構成する
と共に、上記受信データ・レジスタの内容を上記送信デ
ータ・レジスタに一旦セットせしめて処理装置側に転送
するよう構成してなり、上記処理装置に対する割込み発
生を低減したことを特徴としている。以下、図面を参照
しつつ説明する。
受信データ・レジスタの内容を、送信データ・レジスタ
の空き状態を見計らって当該送信データ・レジスタに転
送せしめるルートを用意し、上述の割込み発生回数を低
減することを目的としている。そしてそのため、本発明
の通信制御装置は、回線からのデータを組み立てるため
の受信シフト自レジスタと、該受信シフｈ−レジスタが
組み立てた受信データを保持する受信データ・レジスタ
と、送信データを分解して回線へ送出するための送信シ
フト・レジスタと、該送信シフト・レジスタに供給する
送信データを保持する送信データ・レジスタとを有する
通信制御装置において、上記送信シフト・レジスタが１
文字分の分解完了後に上記送信データ・レジスタの内容
を受取る動作に対応して割込みを発生するよう構成する
と共に、上記受信データ・レジスタの内容を上記送信デ
ータ・レジスタに一旦セットせしめて処理装置側に転送
するよう構成してなり、上記処理装置に対する割込み発
生を低減したことを特徴としている。以下、図面を参照
しつつ説明する。
（Ｄ） 発明の実施例
第２図は本発明の通信制御装置における割込与の一実施
例態様を説明する説明図、第３図は第２図図示の処理を
実行する一実施例概念図、第４図は従来の通信制御架＋
１における裂部構成例、第５図は本発明の通信制御装置
における一実施例要部構成を示す。
例態様を説明する説明図、第３図は第２図図示の処理を
実行する一実施例概念図、第４図は従来の通信制御架＋
１における裂部構成例、第５図は本発明の通信制御装置
における一実施例要部構成を示す。
第２図において第１図図示の態様と対応して示す如く、
第２図においては送信側の処理がいわば一段落したとき
受信データ・レジスタ（第３図参照）の内容を送信デー
タ・レジスタ（第３図参照）に−日セットぜ１．めスよ
らＦｌ−１＃碌画佃１（で（へ召ば１回の割込みを発生
せしめるだけで足りるようにしている。
第２図においては送信側の処理がいわば一段落したとき
受信データ・レジスタ（第３図参照）の内容を送信デー
タ・レジスタ（第３図参照）に−日セットぜ１．めスよ
らＦｌ−１＃碌画佃１（で（へ召ば１回の割込みを発生
せしめるだけで足りるようにしている。
第３図において、１は送信データ・レジスタ、２Ｆｉ送
信シフト・レジスタ、４は受信シフト・レジスタ、５は
受信データ・レジスタを表わしている。
信シフト・レジスタ、４は受信シフト・レジスタ、５は
受信データ・レジスタを表わしている。
第３図図示構成の動作を第２図図示のタイムチャートと
対応して述べると次の如くなる。即ち、（１） 送信文
字Ａが送信データ会レジスタ１にセットされる状態の下
で、受信データ珍レジスタ５には受信文字αが、セット
される。
対応して述べると次の如くなる。即ち、（１） 送信文
字Ａが送信データ会レジスタ１にセットされる状態の下
で、受信データ珍レジスタ５には受信文字αが、セット
される。
（２） 送信シフト・レジスタ２は、時点Ｔ、 におい
て送信データ・レジスタ１の内容即ち送信文字Ａを受取
る。このとき、送信データ・レジスタ１が一旦”２１状
態となることがら、受信データ・レジスタ５の内容即ち
受信文字αが送信データ・レジスタ１にセットされる。
て送信データ・レジスタ１の内容即ち送信文字Ａを受取
る。このとき、送信データ・レジスタ１が一旦”２１状
態となることがら、受信データ・レジスタ５の内容即ち
受信文字αが送信データ・レジスタ１にセットされる。
そして送信データ・レジスタｌは、このときに処理装置
側に対して割込み信号を発する。
側に対して割込み信号を発する。
（８） 処理装置は、当該割込みに伴なって、送信デ−
タ・レジスタ１の内容即ち受信文字αを受取り、次いで
送信データ・レジスタ１に対して時点Ｔ２において送信
文字Ｂをセットせしめる。
タ・レジスタ１の内容即ち受信文字αを受取り、次いで
送信データ・レジスタ１に対して時点Ｔ２において送信
文字Ｂをセットせしめる。
（４） 一方、受信データ・レジスタ５は上記受信文字
αを時点Ｔ、において送信データ・レジスタ１にセット
したことに伴なって、空き状態となる。この結果、受信
データ・レジスタ５は、受信シフト・レジスタ４上で組
み立てられつつある受信文字ｋを受取り得る状態となり
、これを受取る。
αを時点Ｔ、において送信データ・レジスタ１にセット
したことに伴なって、空き状態となる。この結果、受信
データ・レジスタ５は、受信シフト・レジスタ４上で組
み立てられつつある受信文字ｋを受取り得る状態となり
、これを受取る。
本発明の場合には、上記一実施例態様を述べた如く割込
み処理が行なわれるが、以下より具体的に説明する。
み処理が行なわれるが、以下より具体的に説明する。
第４図は従来の通信制御装置における要部構成を示して
いる。図中の符号１．２．４．５は第３図に対応してい
る。また符号３は文字送信制御回路、６は文字受信制御
回路、７ないし１０は夫々アンド回路、８−ＲＱは送信
割込み要求信号、ＳＤは送信データ、Ｒ−几Ｑは受信割
込み要求信号、比りは受信データを表わしている。
いる。図中の符号１．２．４．５は第３図に対応してい
る。また符号３は文字送信制御回路、６は文字受信制御
回路、７ないし１０は夫々アンド回路、８−ＲＱは送信
割込み要求信号、ＳＤは送信データ、Ｒ−几Ｑは受信割
込み要求信号、比りは受信データを表わしている。
送信シフト・レジスタ２の内容はアンド回路８からの出
力に同期して１ピツトずつに分解された形で送信・デー
タ（ＳＤ）として回線上に送シ出される。この゛状態は
文字送信制御回路３が監視１７ており、１文字分のすべ
てを送出し終った時点で、文字送信制御回路３は信号Ｐ
Ｅを論理「１」としまた処理装置側に対して割込要求信
号５−４Ｑを発する。上記信号ＰＥが論理「１」となっ
たことに伴なって、送信データ・レジスタ１の内容例え
ば文字Ａが送信シフト・レジスタ２にセットされる。処
理装置側から、次の送信文字Ｂが送信データ・レジスタ
１にセットされることに対応して、文字送信制御回路３
には５−Ｉ（、ＱＩＪセット信号が供給される。
力に同期して１ピツトずつに分解された形で送信・デー
タ（ＳＤ）として回線上に送シ出される。この゛状態は
文字送信制御回路３が監視１７ており、１文字分のすべ
てを送出し終った時点で、文字送信制御回路３は信号Ｐ
Ｅを論理「１」としまた処理装置側に対して割込要求信
号５−４Ｑを発する。上記信号ＰＥが論理「１」となっ
たことに伴なって、送信データ・レジスタ１の内容例え
ば文字Ａが送信シフト・レジスタ２にセットされる。処
理装置側から、次の送信文字Ｂが送信データ・レジスタ
１にセットされることに対応して、文字送信制御回路３
には５−Ｉ（、ＱＩＪセット信号が供給される。
一方、回線からの受信データｌ（・Ｄは１ピツトスつ受
信シフト・レジスタ４に受入れられて組み立てられて行
く。この状態は文字受信制御回路６によって監視される
。この１文字分例えば８ピツトが組み立てられ終った時
点で、アンド回路１０がオンされ、受信シフト・レジス
タ４上に組み立てられ終っている受信文字例えばαが受
信データ・レジスタ５にセットされる。そして、文字受
信制御回路６は処理装置側に対して割込要求信号Ｒ，−
Ｒ，Ｑを発する。処理装置側で上記文字αを受゛取ると
、文字受信制御回路６にＲ−几ＱＩＪセット信号が供給
される。
信シフト・レジスタ４に受入れられて組み立てられて行
く。この状態は文字受信制御回路６によって監視される
。この１文字分例えば８ピツトが組み立てられ終った時
点で、アンド回路１０がオンされ、受信シフト・レジス
タ４上に組み立てられ終っている受信文字例えばαが受
信データ・レジスタ５にセットされる。そして、文字受
信制御回路６は処理装置側に対して割込要求信号Ｒ，−
Ｒ，Ｑを発する。処理装置側で上記文字αを受゛取ると
、文字受信制御回路６にＲ−几ＱＩＪセット信号が供給
される。
第５図は本発明の通信制御装置における一実施例要部構
成を示す。図中の符号１．２．３．４．５．６．７．８
．９．１０は第４図に対応し、１１はマルチプレクサ、
１２はアンド回路、１３はオア回路を表わしている。
成を示す。図中の符号１．２．３．４．５．６．７．８
．９．１０は第４図に対応し、１１はマルチプレクサ、
１２はアンド回路、１３はオア回路を表わしている。
第５図図示の構成の場合、第２図および第３図に関連し
て説明した如く、第２図図示時点Ｔ、において、送信シ
フト・レジスタ２に対して送信文字Ａがセットされると
き、文字送信制御回路３は処理装置側に対して割込み要
求信号Ｓ −１（、Ｑを発する。このとき、マルチプレ
クサ１１に対して信号Ｓ −Ｈ，Ｑが印加され、受信デ
ータ・レジスタ５の内容即ち受信データαがマルチプレ
クサ１１を介して既空き状態の送信データ・レジスタ１
にセットされる。上記処理装置（図示せず）は割込み要
求信号Ｓ−）？・Ｑに対応して、送信データ・レジスタ
１の内容即ち文字ａをデータ０ＵＴ−ＢＵＳを介して受
取り、かつ次の送信文字ＢをデータＩＮ−ＢＵＳｅ介り
、てマルチプレクサ１１経由で、空き状態となった送信
データ・レジスタ１にセットせしめる。一方受信データ
・レジスタ５は、文字αを吐き出したことに伴なって、
受信シフト・レジスタ４上に組み立てられ終った文字６
を受け取るようにされる。
て説明した如く、第２図図示時点Ｔ、において、送信シ
フト・レジスタ２に対して送信文字Ａがセットされると
き、文字送信制御回路３は処理装置側に対して割込み要
求信号Ｓ −１（、Ｑを発する。このとき、マルチプレ
クサ１１に対して信号Ｓ −Ｈ，Ｑが印加され、受信デ
ータ・レジスタ５の内容即ち受信データαがマルチプレ
クサ１１を介して既空き状態の送信データ・レジスタ１
にセットされる。上記処理装置（図示せず）は割込み要
求信号Ｓ−）？・Ｑに対応して、送信データ・レジスタ
１の内容即ち文字ａをデータ０ＵＴ−ＢＵＳを介して受
取り、かつ次の送信文字ＢをデータＩＮ−ＢＵＳｅ介り
、てマルチプレクサ１１経由で、空き状態となった送信
データ・レジスタ１にセットせしめる。一方受信データ
・レジスタ５は、文字αを吐き出したことに伴なって、
受信シフト・レジスタ４上に組み立てられ終った文字６
を受け取るようにされる。
（勅 発明の詳細
な説明した如く、本発明によれば、処理装置側で受取る
割込みはいわば送受両者をまとめて１つであることから
、処理装置における割込み対応処理が簡単で済むことと
なる。
割込みはいわば送受両者をまとめて１つであることから
、処理装置における割込み対応処理が簡単で済むことと
なる。
第１図は従来の通信制御装置において行なわれていた割
込み態様を説明する説明図、第２図は本発明の通信制御
装置における割込みの−実施例態様を説明する説明図、
第３図は第２図図示の処理を実行する一実施例概念図、
第４図は従来の通信制御装置における要部構成例、第５
図は本発明の通信制御装置における一実施例要部構成を
示す。 図中、１は送信データ・レジスタ、２は送信シフト・レ
ジスタ、３は文字送信制御回路、４は受信シフト・レジ
スタ、５は受信データ・レジスタ、６は文字受信制御回
路を表わす。 特許出願人 富士通株式会社 代理人弁理士 蒜 １） 寛 （外１名）
込み態様を説明する説明図、第２図は本発明の通信制御
装置における割込みの−実施例態様を説明する説明図、
第３図は第２図図示の処理を実行する一実施例概念図、
第４図は従来の通信制御装置における要部構成例、第５
図は本発明の通信制御装置における一実施例要部構成を
示す。 図中、１は送信データ・レジスタ、２は送信シフト・レ
ジスタ、３は文字送信制御回路、４は受信シフト・レジ
スタ、５は受信データ・レジスタ、６は文字受信制御回
路を表わす。 特許出願人 富士通株式会社 代理人弁理士 蒜 １） 寛 （外１名）
Claims (1)
- 回線からのデータを組み立てるための受信シフト・レジ
スタと、該受信シフト・レジスタが組み立てた受信デー
タを保持する受信データ・レジスタと、送信データを分
解して回線へ送出するための送信シフト・レジスタと、
該送信シフト・レジスタに供給する送信データを保持す
る送信データ・レジスタとを有する通信制御装置におい
て、上記送信シフト・レジスタが１文字分の分解完了後
に上記送信データ・レジスタの内容を受取る動作に対応
して割込みを発生するよう構成すると共に、上記受信デ
ータ・レジスタの内容を上記送信データ・レジスタに一
旦セットせしめて処理装置側に転送するよう構成してな
り、上記処理装置に対する割込み発生を低減したことを
特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182242A JPS6074852A (ja) | 1983-09-30 | 1983-09-30 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182242A JPS6074852A (ja) | 1983-09-30 | 1983-09-30 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074852A true JPS6074852A (ja) | 1985-04-27 |
Family
ID=16114824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182242A Pending JPS6074852A (ja) | 1983-09-30 | 1983-09-30 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222513A (ja) * | 1987-03-12 | 1988-09-16 | Matsushita Electric Ind Co Ltd | パルス発生装置 |
| JPH087958A (ja) * | 1994-06-17 | 1996-01-12 | Wako Technical Kk | ハイテンションコード用プラグ |
-
1983
- 1983-09-30 JP JP58182242A patent/JPS6074852A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222513A (ja) * | 1987-03-12 | 1988-09-16 | Matsushita Electric Ind Co Ltd | パルス発生装置 |
| JPH087958A (ja) * | 1994-06-17 | 1996-01-12 | Wako Technical Kk | ハイテンションコード用プラグ |
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