JPH02149049A - 通信制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビット・オリエンテッド・プロトコル（ＢＯＰ
）送信における同期フラグ送出方式に関する。

〔従来の技術〕

ＢＯＰ通信において、従来の通信ＬＳＩがとっていた方
式は、クレームの区切りまたは次フレームの送信開始時
に次フレームのデータがない時には、通信ＬＳＩ自身が
同期フラグを送出することにより、通信ＬＳＩを制御す
るプロセッサの負荷の軽減をはかっていた。

なおこの種の技術として関連するものには、例えば特開
昭５７−１７４９６１号公報等がある。

つ発明が解決しようとする課題〕 しかし上記従来の方式においては、通信ＬＳＩ内で同期
フラグの個数を指示する手段とその指示された個数の同
期フラグを送出する制御手段とを有していないため、相
手側装置の受信フレーム終結・開始処理時間がかかるの
でその時間を充分に確保するために必要な数の同期フラ
グを、前フレームと次フレームとの間に送出するケース
では、プロセッサが前フレームの最終キャラクタを通信
ＬＳＩに書き込んだ後、次フレームの先頭キャラクタ送
出を始めるまで、該当回線速度に応じたタイマーによる
割込みによって制御する必要がある。

また、ＤＭＡ制御の時には、上記ケースは、メモリ上の
ＣＣＷ内に同期フラグ送出及び個数の指定がないためメ
モリ上の前フレームの最終キャラクタを通信ＬＳＩがリ
ードしてから次フレーム最初のキャラクタをリードする
までのチェーン動作は不可能である。

従って、本発明の目的は、上記ケースに関しプロセッサ
のタイマーによる制御なしに通信ＬＳＩから任意の数の
同期フラグを送出可能とすることにある。

本発明の他の目的は、ＤＭＡ制御の時には上記ケースに
関しメモリ上の前フレームの最終キャラクタを通信ＬＳ
Ｉがリードしてから１次フレームの先頭キャラクタをリ
ードするまでのチェーン動作を可能にして回線使用効率
を向上させることにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は通信ＬＳＩ内に同
期フラグの個数を保持する手段とその指示された個数の
同期フラグを送出する制御手段とを設けたものである。

さらに、ＤＭＡ制御の時には、同期フラグ送出及び個数
の指定をメモリ上に記述したチャネルコマンド語（ＣＣ
Ｗ）に設定し、そのＣＣＷで設定された出力データ領域
に指定した個数分の同期フラグを保持し、その指示され
た同期フラグを送出する制御を通信ＬＳＩのチェーン動
作によって行なうものである。

〔作用〕

プロセッサが通信ＬＳＩに同期フラグの個数を転送する
ことによって、該同期フラグの個数は通信ＬＳＩ内に保
持され、プロセッサがフレームの最終キャラクタを通信
ＬＳＩに書き込んだ後、通信ＬＳＩは自動的に同期フラ
グを送出するので、プロセッサは同期フラグの送出およ
びそれに伴なうタイマ割込みの処理から解放される。

またＤＭＡ制御の時には、同期フラグを通常のデータと
同様に扱い、通常のデータを制御するＣＣＷから独立し
たＣＣＷを設け、ＣＣＷのチェーン動作によって同期フ
ラグの通信ＬＳＩおよび回線への送出を行うことができ
る。

〔実施例〕

以下本発明の一実施例について図面を用いて説明する。

第１図は、本発明の一実施例である通信ＬＳＩの送信部
の構成図である。

１ａは、ＢＯＰ通信プロトコルに基づいてプロセッサ側
から送られたキャラクタ単位のデータをビット単位のデ
ータに変換して回線側へ送り１回線側から受けたビット
単位のデータをキャラクタ単位のデータに変換してプロ
セッサ側へ送る通信ＬＳＩ全体の構成の中で、ＢＯＰの
制御に基づいてデータの送信を行う回路構成である。

１ｂは、上位プロセッサ及びメモリ等に接続されている
システムバスで、プロセッサからのコマンド制御情報及
び送信データ、通信ＬＳＩからの動作状態が反映されて
いるステータス情報及び受信データがこのバスを介して
送受信される。ＩＣは、送信データレジスタでプロセッ
サから通信ＬＳＩの送信データ転送要求に従がってこの
レジスタに送信データが書き込まれ、１キヤラク゛り転
送時間毎に送信シフトレジス°りＩＱにロードされる。

１ｄは送信同期フラグレジスタで、ＢＯＰモードの送信
時、相手側装置に対して同期を取り、またフレームと呼
ばれる情報メツセージまたは、制御用の情報がある特定
のビットパターンで囲まれたブロックの区切りを認識さ
せる同期フラグを通信ＬＳＩが自動送出するフラグパタ
ーンをプロセッサが設定する。

１ｅは、送信コマンドステータスレジスタで、コマンド
情報として、プロセッサから通信ＬＳＩの送信動作の制
御情報が書き込まれて、これに基づいて通信ＬＳＩが動
作を行ない、一方、ステータス情報として、送信ステー
タスコントロールロジックからの送信動作状態が反映さ
れるレジスタである。１！は、送信ステータスコントロ
ールロジックで、送信コマンドステータスレジスタの情
報に基づいて制御を行なうロジックである。

１３は、送信同期フラグコントロールレジスタで、フラ
グ送出制御イネーブルフラグ１ｏと送出個数１ｐから構
成されており、ＢＯＰの送信時にプロセッサがこのレジ
スタのフラグ送出制御イネーブルフラグ１ｏをイネーブ
ルにし、フラグ送出個数１２の設定をすると、通信ＬＳ
Ｉは送信フレーム終了から送信フレーム開始までの間で
このレジスタに設定したフラグ個数分のフラグを送出す
る制御を行なう。１ｈは、同期フラグ送出カウンタで、
フラグ送出カウントステータスがアクティブである間は
、同期フラグが送信シフトレジスタ１Ωにロードされる
時にカウントされる。

ＩＬは比較回路で、送信同期フラグコントロールレジス
タ１滲のフラグ送出個数１ｐと同期フラグ送出カウンタ
１ｈの値１ｒとの比較を行ない、一致すれば１が出力さ
れる。

１オは、フラグ送出ステータスで、送信最終キャラクタ
が送信シフトレジスタＩＱにロードした後アクティブに
なり、送信キャラクタ転送要求１ｑに従がって、プロセ
ッサから送信データレジスタ１ｃにロードされた次フレ
ーム先頭の送信キャラクタが送信シフトレジスタＩＱに
ロードされるまでアクティブとなる。１には、フラグ送
出カウントステータスで、フラグ送出制御イネーブルフ
ラグ１ｏが１の時、相手側にフレームの終結を認識させ
るフラグであるフレーム終結同期フラグを送信シフトレ
ジスタＩＱにロード後にアクティブとなり、フラグ送出
個数ＩＰで設定した数で最終の同期フラグを送信シフト
レジスタＩＱにロードされるまでアクティブである。Ｉ
Ｑは送信シフトレジスタで、プロセッサから送信データ
レジスタ１ｃのデータを回線へビット単位にデータを送
出させるレジスタである。１ｍは、Ｏ挿入制御回路で、
′・ＢＯＰモードの送信時に送信データに５つ以上１が
連続した次に０を挿入する回路である。

１着は、送信データで、これはビット単位に回線へ送出
するデータである。１０は、フラグ送出制御イネーブル
フラグで、ＢＯＰモードの時フラグ送出個数を制御する
フラグである。１ｐは、フラグ送出個数で、フラグ送出
制御イネーブルフラグ１ｏがＩｆ　Ｉ　ＩＩのときプロ
セッサが相手側装置へ送出したいフラグの個数を指定す
ると通信ＬＳＩが、回線上に指定した個数のフラグを送
出する。１ｑは、送信キャラクタ転送要求で、送信デー
タレジスタｌｃ内のキャラクタが送信シフトレジスタＩ
Ｑにロード後アクティブとなり、プロセッサから送信デ
ータレジスタ１ｃにデータを書き込んだ後インアクティ
ブになる。１ｒは同期フラグ送出カウンタ１ｈの値であ
る。１ｓは送信キャラクタ／同期フラグ切り替えセレク
タで、回線上に送信データと同期フラグのどちらかを送
出するかの選択を行なう、１ｔは、プロセッサ／通信Ｌ
ＳＩ切り替えセレクタで、プロセッサからのコマンド設
定、ステータス読み取りと送信ステータスコントロール
ロジック１ｆのステータス書き込みの切り替えを行なう
。

１ｕは、ＡＮＤ回路で、前段の比較回路ＩＬがら一致し
た時のＯＮ信号が入力されると、フラグ送出制御イネー
ブルフラグ１ｏの出力値を抑止する機能を有する。１ｖ
はＯＲ回路で、フラグ送出ステータス１．とフラグ送出
カウントステータス１−にとのＯＲ条件でフラグを送出
するセレクト信号を生成する。第１図において、各信号
線に付された数字は、信号線の本数を示す。

第２図は、第１図に示す回路構成の動作タイムチャート
である。

以下第２図のタイムチャートを参照しながら第１図に示
す装置の動作を説明する。送信データレジスタｌｃ内の
キャラクタが送信シフトレジスタＩＱにロードされた後
、送信キャラクタ転送要求１ｑがアクティブになる。こ
の要求アクティブから１キャラクタ送出時間以内にプロ
セッサからシステムバス１ｂを介して送信データレジス
タ１ｃに送信フレーム最終のキャラクタＤよをロードし
、続けて送信コマンドステータスレジスタ１ｅに最終キ
ャラクタ指定を行なうことにより、Ｄｌが送信シフトレ
ジスタＩＱにロードされた後、送信ステータスコントロ
ールロジック１！からフラグ送出ステータス１ｋがアク
ティブになる。これは、送信キャラクタ転送要求１ｑに
従がって、プロセッサから送信データレジスタ１ｃにロ
ードされた次フレーム先頭の送信キャラクタＤ２が送信
シフトレジスタＩＱにロードされるまでアクティブであ
る３次に送信同期フラグレジスタ１ｄからフラグ送出ス
テータス１言こよるフレーム終結同期フラグＦＱを送信
シフトレジスタ１２にロード後送信同期フラグコントロ
ールレジスタ１斗のフラグ送出制御イネーブルフラグ１
０が１であればフラグ送出カウントステータス１ｋがア
クティブになる。この時、同期フラグ送出カウンタ１ｈ
に１が加算され、以後同期フラグ送出カウンタ１ｈの値
するまで、送信シフトレジスタＩＱに同期フラグがロー
ドされるごとに加算され、この間はフラグ送出カウント
ステータス１にはアクティブである。

この間、送信キャラクタ／同期フラグ切り替えセレクタ
１ｓが同期フラグの方を選択しているため、送信同期フ
ラグコントロールレジスタ１ａのフラグ送出個数１ｐの
個数分プロセッサが送信同期フラグレジスタ１ｄに設定
した同期フラグ送出が可能である。

０挿入制御回路１ｍは、回線へ送信シフトレジスタＩＱ
によりシリアル化されて送出している送信データｉｎが
送信キャラクタであればＢＯＰプロトコルに基づいたＯ
挿入機能が働らき、同期フラグであれば抑止する制御を
行なう。

第３図は、本発明のＢＯＰ送信時におけるＤＭＡ制御方
式を示す図である。

２ａは、チャネルコマンド語（ＣＣＶ）及びＣＣＷで設
定したブロック転送領域が確保されているメモリである
。２ｂは、メモリ２ａとのＣＣＷのリード／ライト、通
信ＬＳＩ２ｃとのコマンド・ライト及びステータス・リ
ード等を行なうプロセッサ、２Ｃはメモリ２ａ内のブロ
ック転送領域からキャラクタ単位の送信データを読み出
して、ビット単位でデータを回線に送出する通信ＬＳＩ
で、これは通信ＬＳＩとメモリ２ａとの間のデータ転送
を制御するＤＭＡＣ２ｄ及びＢＯＰの通信プロトコルに
基づいてキャラクタ単位のデータをビット単位のデータ
に変換して回線に送出する回線インタフェース部２ｅか
ら構成されている。２ｆは、メモリ２ａ、プロセッサ２
ｂ及び通信ＬＳＩ２ｃの３者間に接続されているシステ
ムバスである。２Ｇは、プロセッサ２ｂが通信ＬＳＩ２
ｃに対して、ＤＭＡ起動をかける前に設定するＤＭＡ起
動後最初のＣＣＷであるＣＣＷＩの先頭アドレスである
。２ｈ、２ｔは、それぞれＣＣＷＩ、ＣＣＶ２に記載さ
れているＣＣＶ２゜ＣＣＶ３のネクストチェーン・アド
レスである。

２、．２に、２１２は、それぞれＣＣＷＩ、ＣＣＶ２及
びＣＣＶ３に記載されているブロック１．ブロック２及
びブロック３の転送開始アドレスである。

第３図に示す構成の制御シーケンスは、まずプロセッサ
２ｂがメモリ２ａにＣＣＷＩ、ＣＣＶ２およびＣＣＶ３
を書き込み、通信ＬＳＩ２ｃにＣＣＷＩの先頭アドレス
２ａを設定して、ＤＭＡ起動をかける。そうすると、通
信ＬＳＩ２ｃのＤＭＡＣ２ｄは、メモリ２ｄのＣＣＷＩ
の先頭アドレスを基にしてＣＣＷＩの情報を読み出しそ
の読み出した情報の中でブロック１の転送開始アドレス
２．を基にして回線上に送出する先頭キャラクタを読み
出し、以後ＣＣＷＩに記載されているブロック１の転送
バイト数分のデータをキャラクタ単位にブロック１から
読み出し、回線インターフェース部２ｅが、ビット単位
のデータに変換して回線上に送出する。ブロック１の最
終キャラクタを読み出した後、通信ＬＳＩ２ｃのＤＭＡ
Ｃ２ｄは、ブロック１を正常に回線に転送したか否かの
転送状態をＣＣＷＩに書き込み、ブロック１の情報が回
線上に正常に転送されたのであればＣＣＷＩのネクスト
チェーン・アドレス２ｈを基にして、ＣＣＶ２の情報を
読み出し、以降は前記と同じ動作を繰り返すことにより
チェーン動作を行なう。

チェーン動作は１通信ＬＳＩが回線上に正常にデータを
送出したケースでは、各々のｃｃｗに記載しているチェ
ーン指示のビットが１である間はチェーン動作を行なう
。一方チェイン指示のビットが０である時は、そのＣＣ
Ｗの該当ブロックを転送した後チェーン動作を終了する
。さらに通信ＬＳＩが回線上に正常にデータを送出でき
なかったケースでは、正常にデータを送出できなかった
時点でデータ転送を打ち切り、同時にＣＣＷに上記要因
を書き込んでチェーン動作を終了する。

第４図は第３図のシステム構成下における、ＣＣＷの構
造及び送信フレーム終結・開始時のチェーン動作を示す
。

ＣＣＷ３ａは、ネクストチェーンアドレス３ｂ。

転送バイト数３ｃ、転送開始アドレス３ｄ及びブロック
制御情報３ｅで構成されており、その中でもブロック制
御情報３ｅの中に同期フラグ送出指定ビット３！が設け
られている。いま、通信ＬＳＩがメモリ上のブロック１
のフレーム最終キャラクタ３８をリード後、ブロック２
へのチェーン動作を行なう。ブロック２を出力データ領
域に設定しているＣＣＷ２の同期フラグ送出指定ビット
３ｆが１の時、転送バイト数３０で指定した個数の同期
フラグをブロック２からリードして回線へ転送を行なう
。通信ＬＳＩは、同期フラグ送出指定ビット３ｆが１で
あるブロックのデータを送出している時は、０挿入を抑
止する制御を有するので、ブロックに格納されている同
期フラグをそのまま回線上に送出する。

次に、通信ＬＳＩはブロック２最終の同期フラグをリー
ド後、ブロック３へのチェーン動作を行ない、ブロック
３の先頭キャラクタから次々とリードして回線上へビッ
ト単位に変換されたデータを送出する。

またブロック１とブロック２またはブロック２とブロッ
ク３とのチェーン動作が遅れて、前ブロックの最終キャ
ラクタを回線上に送出した時次ブロックの先頭キャラク
タがロードされていないケースでは、次ブロックの先頭
キャラクタがロードされるまで、通信ＬＳＩが同期フラ
グを自動的に送出する。

一方同期フラグ送出指定を行なわないケースで、通信Ｌ
ＳＩがブロック１とブロック３との間でチェーン動作を
行ない、なおかつ回線上にブロック１の最終キャラクタ
３８を送出した時、ブロック３の先頭キャラクタ３ｈが
ロードされているケースは、同期フラグ１個を回線上に
送出した後、ブロック３　３にの先頭キャラクタ３ｈを
送出する。

〔発明の効果〕

本発明によれば、相手側装置の受信フレーム終結・開始
処理時間が遅く、その時間を充分に確保するために必要
な数の同期フラグを前フレームと次フレームとの間に送
出するケースでは、プロセッサのタイマーによる制御な
しに通信ＬＳＩから任意の数の同期フラグが送出できる
ので、プロセッサにタイマーを設けることによる論理量
を削減できる効果がある。

またＤＭＡ制御の時には、上記のケースでメモリ上の先
のフレーム最終のキャラクタを通信ＬＳＩがリードして
から、次フレーム最初のキャラクタをリードするまでの
チェーン動作が行なえることにより、回線使用効率が向
上する効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例による通信ＬＳＩ送信部の構
成図、第２図は、その動作タイムチャート、 第３図は、本発明のＢＯＰ送信時におけるＤＭＡ制御の
ケースのシステム構成図、第４図は本発明のＤＭＡ制御
時のＣＣＷの構造及び送信フレーム終結・開始時のチェ
ーン動作を示す図である。 １ａ・・・通信ＬＳＩ、ｌｃ・・・送信データレジスタ
。 １ｄ・・・送信同期フラグレジスタ、１斗・・・送信同
期フラグコントロールレジスタ、１／ｌ・・・同期フラ
グ送出カウンタ、ｌＬ・・比較回路、１．・・フラグ送
出ステータス、ｌｋ・・・フラグ送出カウントステータ
ス、ＩＱ・・・送信シフトレジスタ、１７１・・送信デ
ータ、ｌｏ・・・フラグ送出制御イネーブルフラグ。 １ｐ・・・フラグ送出個数。 ２ａ・・・メモリ。 ２ｂ・・・プ ロセッサ。 ２ｃ・・・通信ＬＳＩ。 ２ｄ・・・ＤＭＡＣ。 ２ｅ・・・回線インタフェース部。 晃 す 凹 ／２ｄ 晃７凶 晃２０ ／ｒ

Claims (1)

1. 【特許請求の範囲】 １、ＢＯＰ（ビット・オリエンテッド・プロトコル）の
   送信において、通信ＬＳＩ内に同期フラグの個数を保持
   する手段と、該保持された個数の同期フラグを送出する
   制御手段とを設けたことを特徴とする通信制御方式。 ２、ＢＯＰの送信において、同期フラグ送出及び個数の
   指定をメモリ上に記述したＣＣＷ（チャネルコマンド語
   ）に設定し、そのＣＣＷで設定された出力データ領域に
   指定した個数分の同期フラグを保持し、その指示された
   同期フラグを送出する制御を通信ＬＳＩが行うチェーン
   動作によって行なうことを特徴とする通信制御方式。 ３、前記通信ＬＳＩはＣＣＷ中に同期フラグ送出の指定
   を受けたとき、該ＣＣＷに対応する同期フラグの送出中
   に０ビット挿入を抑止することを特徴とする特許請求の
   範囲第２項記載の通信制御方式。