JPH02250453A - データ受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信手段に利用する゛。特に、フラグで
挟み込まれたデータブロックを単位とするフラグ同期系
での直列データの受信手段に関する。

〔概要〕

本発明は、フレーム同期を確立して直列データを受信し
、これを並列データに変換してＤＭＡ転送する手段にお
いて、 受信フレームの異常の有無の検出と、ＤＭＡ転送などを
含む準備処理とを２個の転送手段に別個に実行させるこ
とにより、 データ蓄積回路の増大を招かずまたは上位装置の処理ス
ピードの高速化を要求しないで高速のデータ転送が行え
るようにしたものである。

〔従来の技術〕

従来例では、−回線上の直列受信データに対するフラグ
検出手段と、フラグ検出によりフレーム同期が確立した
後に受信される直列データを任意のビット長の並列デー
タにアセンブルする手段と、このアセンブルされた並列
データをＤＭＡ転送により上位装置へ転送する手段とを
有する受信データ制御回路部を一組有し、ひとつのフレ
ームに対し最初のフラグを検出してフレーム同期を確立
後にデータブロックの受信状態に移り、再度フラグを検
出するとこのひとつのフレームの終了を君忍識して上位
装置に対して割り込みを発生し、この割り込みを受は取
った上位装置が受信したフレームに異常がなかったか否
かを受信データ制御回路部が生成する終了状態情報を読
み出して判断し、異常がない場合に次のフレームの受信
のために必要なりＭＡ転送制御用アドレス、レングスの
設定およびフラグ同期制御に必要な種々の制御命令の実
行を受信データ制御回路部に対して行い、次のフレーム
の受信データを上位装置へ転送することを可能にしてい
た。

〔発明が解決しようとする問題点〕

このような従来例では、ひとつのフレームの受信終了を
上位装置に対して割り込みによって通知し、割り込みを
受は取った上位装置が受信フレームの異常の有無の確認
、次のフレーム受信に必要になる受信データ制御回路部
に対する種々の設定や制御命令を実行した後でないと、
次のフレームの受信データを上位装置へ転送することが
できないので、上位装置が割り込みを受は取った後に実
行する処理の終了までに連続する次のフレームのデータ
受信が開始される場合には、これらの処理の終了までに
受信されるデータを蓄積するデータ蓄積回路が必要にな
る欠点があり、また、これらの処理の処理時間を一定に
すると、回線上の直列データの転送速度が速くなるにし
たがって終了までに蓄積しなければならない受信データ
量が増大してデータ蓄積回路の回路量が増大する欠点が
あり、また、データ蓄積回路の回路量を制限し一定とす
ると、回線上の直列データの転送速度が速くなるにした
がって上記処理の処理時間を短縮していかなければなら
ず、上位装置により高速にこれらの処理が実行できる性
能を持たせなければならない欠点がある。

本発明はこのような欠点を除去するもので、データ蓄積
回路の増大を招かずかつ上位装置に高速処理を要求せず
に上位装置への高速のデータ転送が行えるデータ受信装
置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、直列に到来するフレームの同期を検出し、同
期が検出されたフレームに含まれるデータを並列データ
に変換して転送先装置にＤＭＡ転送する第一の処理を実
行する転送手段と、この転送先装置での受信データの正
常確認に基づきこの転送先装置から与えられる信号に応
じてこの受信データにかかわるデータを含むフレームに
続いて到来するフレームの受信に先行してＤＭＡ転送に
かかわるアドレスおよびレングスの設定ならびに到来す
るフレームの同期に伴う準備処理を含む第二の処理を上
記転送手段に実行させる指令を生成する第一制御手段と
を備えたデータ受信装置において、上記転送手段を２個
備え、上記転送手段の一方が上記第一の処理を実行中に
上記第一制御手段で生成される指令を上言己転送手段の
他方に与える第二制御手段を備えたことを特徴とする。

〔作用〕

連続した複数個のフレームを受信する場合に各フレーム
に対して２個の受信データ制御回路部が交互にフレーム
の受信データを上位装置へＤＭＡ転送する。一方の受信
データ制御回路部がフレームを受信して上位装置へＤＭ
Ａ転送している間に、上位装置が他方の受信データ制御
回路部の受信したフレームのデータに異常がなかったか
を判断して次のフレームの受信のために必要なりＭＡ転
送制御用のアドレスおよびレングスの設定とフラグ同期
に必要な種々の制御命令の実行とを他方の受信データ制
御回路部に対して行う。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。第１
図は、この実施例の構成を示すブロック構成図である。

この実施例は、第１図に示すように、２組の受信データ
制御回路部２および３を備え、受信データ並列接続部１
は受信データ制御回路部２および３の直列受信データ入
力部に接続され、受信データ制御回路部２および３に対
する書き込みおよび読み出しは書き込み制御信号４およ
び６と読み出し制御信号５および７とにより制御され、
書き込みデータおよび読み出しデータは双方向性８ビツ
トデータバス８を経由して上位装置に人出力され、受信
データ制御回路部２および３から上位装置に対してＤＭ
Ａ転送要求信号９および１１、割り込み信号１０および
１２とＤＭＡアドレスとが１６ビツトアドレスバス１３
を経由して出力される。

すなわち、この実施例は、直列に到来するフレームの同
期を検出し、同期が検出されたフレームに含まれるデー
タを並列データに変換して転送先装置にＤＭＡ転送する
第一の処理を実行する転送手段である受信データ制御回
路部２および３と、この転送先装置での受信データの正
常確認に基づきこの転送先装置から与えられる信号に応
じてこの受信データにかかわるデータを含むフレームに
続いて到来するフレームの受信に先行してＤＭＡ転送に
かかわるアドレスおよびレングスの設定ならびに到来す
るフレームの同期に伴う準備処理を含む第二の処理を上
記転送手段に実行させる指令を生成する第一制御手段と
を備え、さらに、本発明の特徴とする手段として、上記
転送手段を２個備え、上記転送手段の一方が上記第一の
処理を実行中に上記第一制御手段で生成される指令を上
記転送手段の他方に与える第二制御手段を備える。

第２図は、この実施例での直列データ受信の動作を示す
タイミングチャートであり、■およびＯで示す段のそれ
ぞれは受信データ制御回路部２および３の動作状態を示
し、■で示す段は割り込み信号１０および１２によって
上位装置が受信データ制御回路部２および３に対して行
う種々の制御を示す。ここで、最上段に示す直列受信デ
ータのフォーマットで、フラグＦはｒｏｌ、１１１１１
０」の８ビツト特定パターン、アドレスＡは８ビツトパ
ターン、コントロールＣは８ビツトハターン、情報工は
バイト単位で構成された任意のビット長のパターン、フ
レームチエツクシーケンスＦ　ＣＳ　ハＣＲＣの演算結
果を示す１６ビツトのパターンであり、４つのフレーム
の受信を示す。なお、第２図の受信データでは終結フラ
グと開始フラグが兼用されている。

次に、第２図のタイミングチャートに基づいてこの実施
例の動作を説明する。

上位装置が受信データ制御回路部２に対してＤＭＡ転送
制御に必要なアドレス、レングスの設定およびフラグ同
期制御に必要な種々の制御命令を実行した後に、フラグ
の検出機能を有効にする制御命令を出すと、受信データ
制御回路部２はフレーム１に対してフラグ検出を行うハ
ントフェーズ状態になり、フレーム１のフラグを検出す
るとフレーム同期を確立し、受信される直列データを８
ビツト長の並列データにアセンブルする動作を開始し、
フレーム１のアドレスＡのアセンブルが終了した時点で
上位装置に対して割り込み信号１０を出力するとともに
、引き続き受信されるフレーム１のコントロールＣおよ
び情報Ｉに対する直列データから並列データへのアセン
ブルを続行し、この間に上位装置に対しアセンブルされ
たバイト単位のデータごとにＤＭＡ転送要求信号９およ
びＤＭＡアドレスを出力する。上位装置はフレーム１の
アドレスのアセンブル終了による割り込み信号１０を受
けて、受信データ制御回路部３に対してＤＭＡ転送制御
に必要なアドレス、レングスの設定およびフラグ同期制
御に必要な種々の制御命令を実行し、引き続きフラグ検
出機能を有効にする制御命令を出すと、受信データ制御
回路部３はフレーム２に対するフラグ検出が行えるハン
トフェーズ状態になる。

受信データ制御回路部２はフレーム１の受信データをＤ
ＭＡ転送により上位装置に転送していくが、再度フラグ
を検出するとこれを終結フラグと認識して上位装置に対
して割り込み信号１０を出力６するとともに、フラグ検
出機能を無効にし、この割り込みを受けた上位装置は受
信データに異常がなかったか否かを受信データ制御回路
部２から弓き取れる終了状態情報に基づき判断する。受
信データ制御回路部３は終結フラグをフレーム２の開始
フラグとして検出し、フレーム同期を確立して受信され
るフレーム２の直列データからバイト単位の並列データ
へのアセンブルを開始し、フレーム２のアドレスＡのア
センブルが終了した時点で上位装置に対して割り込み信
号１２を出力するとともに、引き続き受信されるフレー
ム２のコントロールＣおよび情報Ｉに対する直列データ
からバイト単位の並列データへのアセンブルを続行し、
この間に上位装置に対してアセンブルされたバイト単位
のデータごとにＤＭＡ転送要求信号９およびＤＭＡアド
レスを出力する。

上位装置はフレーム２のアドレスのアセンブル終了によ
る割り込み信号１２を受け、受信データ制御回路部２に
対してＤＭＡ転送制御に必要なアドレス、レングスの設
定およびフラグ同期制御に必要な種々の制御命令を実行
した後に、フラグ検出機能を有効にする制御命令を出す
と、受信データ制御回路部２はフレーム３に対するフラ
グ検出が行えるハントフェーズ状態になる。同様にして
、受信データ制御回路部２がフレーム３の受信データを
、また、受信データ制御回路３がフレーム４の受信デー
タをＤＭＡ転送により上位装置に転送する。

〔発明の効果〕

本発明は、以上説明したように、次のフレーム受信が開
始されるまでには受信データ制御回路部の受信態勢が準
備されるので、フレームの受信データを蓄積するための
データ蓄積回路を不要にする効果がある。また、フレー
ムの受信データ長が長いことから、直列データの転送速
度が速くなっても、一方の受信データ制御回路部がフレ
ームを受信し上位装置へＤＭＡ転送している間の時間は
上位装置が他方の受信データ制御回路部の受信態勢を準
備するために必要とする時間に対し一般に十分大きな値
であり、転送速度の速いフレームの受信を実現する場合
にもデータ蓄積回路の増大および上位装置の処理スピー
ドの高速化を要求しない効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック構成図。 第２図は本発明実施例の動作を示すタイミングチャート
。 １・・・受信データ並列接続部、２．３・・・受信デー
タ制御回路部、４．６・・・書き込み制御信号、５．７
・・・読み出し制御信号、８・・・双方向性８ビツトデ
ータバス、９．１１・・・ＤＭＡ転送要求信号、１０．
１２・・・割り込み信号、１３・・・１６ビツトアドレ
スバス。 夷ｍ例の礪べ 菖　１　回

Claims (1)

1. 【特許請求の範囲】 １、直列に到来するフレームの同期を検出し、同期が検
   出されたフレームに含まれるデータを並列データに変換
   して転送先装置にＤＭＡ転送する第一の処理を実行する
   転送手段と、 この転送先装置での受信データの正常確認に基づきこの
   転送先装置から与えられる信号に応じてこの受信データ
   にかかわるデータを含むフレームに続いて到来するフレ
   ームの受信に先行してＤＭΛ転送にかかわるアドレスお
   よびレングスの設定ならびに到来するフレームの同期に
   伴う準備処理を含む第二の処理を上記転送手段に実行さ
   せる指令を生成する第一制御手段と を備えたデータ受信装置において、 上記転送手段を２個備え、 上記転送手段の一方が上記第一の処理を実行中に上記第
   一制御手段で生成される指令を上記転送手段の他方に与
   える第二制御手段 を備えたことを特徴とするデータ受信装置。