JPH0433416A - シリアル送信用ｐ／ｓ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パラレルに構成されたデータをシリアルに変
換して通信回線等を介して伝送する際に用いられるシリ
アル送信用Ｐ／Ｓ変換装置に関する。

（従来の技術） 従来、データを複数ビットでパラレル処理するコンビエ
ータ等の情報処理装置から通信回線等にデータをシリア
ル変換して送出する場合は、第５図に示すようなＰ／Ｓ
　（パラレル／シリアル）変換装置が用いられている０
図では、データを８ビット単位で処理するＣＰＵＩによ
りメモリ２に送信データが格納され、ＤＭＡ転送または
割り込み処理により、メモリ２内の指定されたアドレス
に格納されている８ビット単位のデータ、すなわち１バ
イトづつが読み出されてデータバス３を介しＰ／Ｓ変換
回路４へ送られる。Ｐ／Ｓ変換回路４は入力した１バイ
トのデータをいったん内部バッファに貯留する。このと
き、データバス３を介してＰ／Ｓ変換回路４ヘデータが
転送されたことを８ビット送信制御カウンタ５が検知す
ると、カウンタ５はカウントを開始し、所定間隔でデー
タ送信のタイミング信号をＰ／Ｓ変換回路４へ出力する
。カウンタ５は、１バイトのデータ幅である８ビットを
カウントしてタイミング信号を出力した後はカウント値
がクリアされ、次のデータ入力を待機する。Ｐ／Ｓ変換
回路４は、カウンタ５から送られたタイミング信号にも
とづき、貯留したデータを１ビットづつ外部の図示しな
い伝送ラインへ送出することにより、シリアル送信がお
こなわれる。

（発明が解決しようとする課題） ところで、上述したＰ／Ｓ変換装置においては、第４図
に示すようにそれぞれｎビットからなるワードを順次シ
リアル送信しようとする場合、ワード長のｎビットがＰ
／Ｓ変換装置における処理単位の１バイトのビット数で
ある８ビットの整数倍であれば、第６図に示すようなデ
ータ配列として問題なくシリアル変換して送出すること
ができる。

しかしながら、ワード長のｎビットが８ビットの整数倍
でない場合は、ワードを連続して送信しようとすると、
第７図に示すように、例えば第１ワードの末尾に発生す
る端数部に次の第２ワードの先頭部が連続するデータ配
列となるようファームウェア処理により編集する必要が
ある。以下、第２ワードと第３ワードについても同様に
端数部を連続させる接続処理しなければならない、その
ため、ファームウェアの負担が増大し、送信処理時間が
長くなり、送信効率が低下するという問題が生じる。

この発明は上記の問題を解消するためになされたもので
、その目的とするところは、ワード長が一様でないデー
タのシリアル送信に対しても送信効率を損なうことなく
　Ｐ／Ｓ変換できるシリアル送信用Ｐ／Ｓ変換装置を提
供することにある。

ｋ（１１１１を解決するための手段） 上記目的を達成するために、本発明は、ワード単位で送
信されるバイナリコードからなるデータを読み出して、
パラレル処理単位のビット幅ごとに区分し、データバス
を介してＰ／Ｓ変換回路へ区分ごと送信するとともに、
ワード長がビット幅の整数倍でなく末尾に端数を生じる
場合はワードの末尾を含む区分を送信すると同時に末尾
の区分に含まれる具体的なビット数を示すビット端数信
号を端数ビット幅送信制御カウンタへ出力する手段と、
定常の処理単位のビット幅からなるパラレル信号がＰ／
Ｓ変換回路へ入力されると同時に、所定間隔でＰ／Ｓ変
換回路へ出力タイミング信号の送出を開始するとともに
、タイミング信号の送出ごとにカウントアツプし定常の
ビット幅のビット数をカウントした時点でタイミング信
号の送出を停止しカウントクリアする定常ビット幅送信
制御カウンタと、定常のビット幅未満の端数ビットから
なるパラレル信号がＰ／Ｓ変換回路へ入力されると同時
に、所定間隔でＰ／Ｓ変換回路へ出力タイミング信号の
送出を開始するとともに、タイミング信号の送出ごとに
カウントアツプし、パラレル信号の入力とともに送られ
てくるビット端数信号に示されたビット数をカウントし
た時点でタイミング信号の送出を停止しカウントクリア
する端数ビット幅送信制御カウンタと、区分されたビッ
ト幅ごとに入力されたバイナリコードからなるパラレル
信号をいったん貯留した後、パラレル信号の入力ととも
に送られてくるタイミング信号に従い、パラレル信号を
１ビットずつ順次外部へシリアルに送出するＰ／Ｓ変換
回路とを備えたことを特徴とする。

（作　用） 本発明においては、ワード単位で送信されるバイナリコ
ードからなるデータが読み出され、さらにパラレル処理
単位のビット幅ごとに区分されて、データバスを介して
Ｐ／Ｓ変換回路へ区分ごと送信されるとともに、ワード
長がビット幅の整数倍でなく末尾に端数を生じる場合は
ワードの末尾を含む区分が送信されると同時に末尾の区
分に含まれる具体的なビット数を示すビット端数信号が
端数ビット幅送信制御カウンタへ出力される。

定常の処理単位のビット幅からなるパラレル信号がＰ／
Ｓ変換回路へ入力されると、それを検知した定常ビット
幅送信制御カウンタでは、同時に所定間隔でＰ／Ｓ変換
回路へ出力タイミング信号の送出が開始されるとともに
、タイミング信号の送出ごとにカウントアツプし、定常
のビット幅のビット数がカウントされた時点でタイミン
グ信号の送出が停止されてカウントクリアされる。

定常のビット幅未満の端数ビットからなるパラレル信号
がＰ／Ｓ変換回路へ入力されると、それを検知した端数
ビット幅送信制御カウンタでは、同時に所定間隔でＰ／
Ｓ変換回路へ出力タイミング信号の送出が開始されると
とにも、タイミング信号の送出ごとにカウントアツプし
、パラレル信号の入力とともに送られてくるビット端数
信号に示されたビット数がカウントされた時点でタイミ
ング信号の送出が停止されてカウントクリアされる。

Ｐ／Ｓ変換回路では、区分されたビット幅ごとに入力さ
れるバイナリコードからなるパラレル信号がいったん貯
留された後、パラレル信号の入力とともに送られてくる
タイミング信号に従い、パラレル信号が１ビットずつ順
次外部へシリアルに送出される。

（実施例） 以下、図に沿って本発明の詳細な説明する。

第１図は本発明の実施例の構成を示すブロック図である
０図では、データを８ビット単位で処理するＣＰＵＩに
よりメモリ２に送信データが格納され、ＤＭＡ転送また
は割り込み処理により、メモ＋７２内の指定されたアド
レスに格納された８ビット単位のデータ、すなわち１バ
イトづつ読み出されてデータバス３を介しＰ／Ｓ変換回
路６へ送られる。Ｐ／Ｓ変換回路６は入力した１バイト
のデータをいったん内部バッファに貯留する。このとき
、データバス３を介してＰ／Ｓ変換回路６ヘデータが転
送されたことを、定常ビット幅送信制御カウンタとして
の８ビット送信制御カウンタ７および端数ビット幅送信
制御カウンタとしての任意ビット送信制御カウンタ８が
それぞれ検出する。

転送されたデータのビット幅が１バイト幅の８ビットに
満たない端数ビットの場合は、データ転送と同時にＣＰ
ＵＩから任意ビット送信制御カウンタ８に対して端数ビ
ット９具体的なビット数を示す信号をも表した動作信号
が送られる。カウンタ７および動作信号が入力されたカ
ウンタ８は、ともにデータ転送を検出した時点で、Ｐ／
Ｓ変換回路６に対して一定間隔のタイミング信号の送出
を開始すると同時に送出したタイミング信号をカウント
する。カウンタ８はＣＰＵＩから指定された端数のビッ
ト数をカウントした時点でカウント値をクリアして以後
のタイミング信号の送出を停止する。同時に、リセット
信号をカウンタ７へ送りカウンタ７のカウント値をクリ
アする。

同様にして、転送されたデータのビット幅が完全な１バ
イト分の８ビットである場合は、データ転送に際しＣＰ
ＵＩからはカウンタ８に対して動作信号が送られないた
め、カウンタ７のみが動作を開始してＰ／Ｓ変換回路６
に対して一定間隔のタイミング信号を送出し、１バイト
分の８ビットをカウントした時点でカウント値をリセッ
トし、以後のタイミング信号の送出を停止する。

Ｐ／Ｓ変換回路６は、カウンタ７またはカウンタ８から
送られたタイミング信号にもとづき、貯留したデータを
１ビットづつ外部の図示しない伝送ラインへ送出するこ
とにより、シリアル送信がおこなわれる。

第２図は、第１図の実施例において実際にワードがＰ／
Ｓ変換される過程を示す説明図である。

図において、第１ワードは８ビットからなるバイ１−Ａ
、バイトＢおよび６ビットの端数からなるバイトＣから
構成されている。完全なバイトＡおよびバイトＢは８ビ
ット送信制御カウンタ７により８ビット幅ごとにカウン
トされて、８ビット送信制御信号と記されたタイミング
信号により所定タイミングで順次Ｐ／Ｓ変換される。６
ビットの端数からなるバイトＣは、任意ビット送信制御
カウンタ８により６ビット幅がカウントされて、任意ビ
ット送信制御信号と記されたタイミング信号により所定
タイミングで順次Ｐ／Ｓ変換される。続いて、第２ワー
ドについても同様にしてＰ／Ｓｉ摸されるが、第２ワー
ドの先頭のバイトＡ′は第１ワードの最後の端数パイ）
ＣのＰ／Ｓ変換に連続して変換がなされるため、第１ワ
ードと第２ワードとが連続してシリアル送信される。す
なわち、図示されている第１ワード、第２ワードのそれ
ぞれ末尾に斜線で表示されている無信号期間が除去され
てＰ／Ｓ変換されることになる。

第３図は送信データがＰ／Ｓ変換回路６へ送られる場合
のフォーマットを示し、上述した実施例では、複数ビッ
トにより構成される送信ワードが８ビットの整数倍でな
く、その末尾バイト部に信号の無い不要なビット部を有
した場合でも、送信ワードをバイトごとに区分してＰ／
Ｓ変換回路６にそのまま入力すると、その不要ビット部
が飛び越されてシリアル送信することができる。そのた
め、データ入力側におけるファームウェア処理の負担が
大幅に軽減される。

なお、実施例では、８ビットの完全なバイトについては
カウンタ７を用いてＰ／Ｓ変換回路６における送信タイ
ミングの制御をおこない、８ビット未満の不完全なバイ
トについてはカウンタ８を用いてＰ／Ｓ変換回路６にお
ける送信タイミングの制御をおこなったが、バイト単位
のデータ転送ごとに転送バイトのビット数を示す信号を
、完全バイト、端数バイトにかかわらずＣＰＵＩからカ
ウンタ８へ送ることにより、カウンタ８のみを用いて、
Ｐ／Ｓ変換のためのタイミング信号を完全バイトについ
てもＰ／Ｓ変換回路６へ送出するようにしてＰ／Ｓ変換
装置を構成することができる。

この場合、カウンタ７が不要になる。

上述したこれらの実施例では、Ｐ／Ｓ変換の際、バイト
末尾に生じる無信号期間をな（すためのデータ送信側の
ファームウェア処理が軽減されることにより、送信処理
時間が短縮され、さらにＰ／Ｓ変換回路６では不要な末
尾データについてのＰ／Ｓ変換処理がおこなわれること
がないため、シリアル送信を効率よく実行することがで
きる。

また、実施例では、Ｐ／Ｓ変換されるデータのビット幅
が８ビットの場合を示したが、同様に１６ビット、３２
ビット等についても適用することが可能である。

（発明の効果） 以上述べたように本発明によれば、送出されるパラレル
信号が定常のビット幅の整数倍以外のビット数からなる
ワード構成であっても、定常のビット幅に満たない末尾
の端数ビットもそのビット数だけがシリアル変換されて
、直ちに次のワードの変換処理に移行できるため、ワー
ド長が一様でないデータのシリアル送信に対しても送信
効率を損なうことなくシリアル変換して送信することが
できる。その結果、従来、おこなっていたパラレル信号
の入力側における複雑なフオームウェア処理等を施す必
要がなくなり、入力側の処理が簡単になった公転送速度
を向上させることが可能になる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図はＰ／Ｓ変換過程を示す説明図、第３図はシリアル送
信用として入力されるデータのフォーマット図、第４図
は実際にシリアル送信される伝送データのフォーマット
図、第５図は従来例を示すブロック図、第６図および第
７図は従来例におけるシリアル送信用として入力される
データのフォーマット図である。 １・・・ＣＰＵ　　２・・・メモリ　３・・・データバ
ス６・・・Ｐ／Ｓ変換回路　７・・・８ビット送信制御
カウンタ　８・・・任意ビット送信制御カウンタ第 図

Claims (1)

1. 【特許請求の範囲】 ワード単位で送信されるバイナリコードからなるデータ
   を読み出して、パラレル処理単位のビット幅ごとに区分
   し、データバスを介してＰ／Ｓ変換回路へ区分ごと送信
   するとともに、ワード長がビット幅の整数倍でなく末尾
   に端数を生じる場合はワードの末尾を含む区分を送信す
   ると同時に末尾の区分に含まれる具体的なビット数を示
   すビット端数信号を端数ビット幅送信制御カウンタへ出
   力する手段と、 定常の処理単位のビット幅からなるパラレル信号がＰ／
   Ｓ変換回路へ入力されると同時に、所定間隔でＰ／Ｓ変
   換回路へ出力タイミング信号の送出を開始するとともに
   、タイミング信号の送出ごとにカウントアップし定常の
   ビット幅のビット数をカウントした時点でタイミング信
   号の送出を停止しカウントクリアする定常ビット幅送信
   制御カウンタと、 定常のビット幅未満の端数ビットからなるパラレル信号
   がＰ／Ｓ変換回路へ入力されると同時に、所定間隔でＰ
   ／Ｓ変換回路へ出力タイミング信号の送出を開始すると
   ともに、タイミング信号の送出ごとにカウントアップし
   、パラレル信号の入力とともに送られてくるビット端数
   信号に示されたビット数をカウントした時点でタイミン
   グ信号の送出を停止しカウントクリアする端数ビット幅
   送信制御カウンタと、 区分されたビット幅ごとに入力されたバイナリコードか
   らなるパラレル信号をいったん貯留した後、パラレル信
   号の入力とともに送られてくるタイミング信号に従い、
   パラレル信号を１ビットずつ順次外部へシリアルに送出
   するＰ／Ｓ変換回路と、 を備えたシリアル送信用Ｐ／Ｓ変換装置。