JP2874983B2 - 通信装置 - Google Patents
通信装置Info
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- JP2874983B2 JP2874983B2 JP21660990A JP21660990A JP2874983B2 JP 2874983 B2 JP2874983 B2 JP 2874983B2 JP 21660990 A JP21660990 A JP 21660990A JP 21660990 A JP21660990 A JP 21660990A JP 2874983 B2 JP2874983 B2 JP 2874983B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、通信装置に関するものである。
従来、第３図に示すように、複数のノードを伝送路
（バスライン）１にて接続して通信システムを形成する
場合、マスタノードとなる通信装置２にはホストCPU3と
通信要IC4が備えられる。ホストCPU3にはスイッチ・セ
ンサ等が接続されるとともにアクチュエータ・ランプが
接続される。そして、通信用IC4が伝送路１からデータ
を入力して当該データを所定の形式のフォーマットに変
換し、第４図に示すように、ホストCPU3への受信要求信
号（ローアクティブ）を出力しながら（第４図でT1で示
す）、ホストCPU3からの送信要求信号（ローアクティ
ブ）を入力する毎（t1,t2,t3で示す）に変換したデータ
を所定ビットづつホストCPU3に送るようになっている。
又、ホストCPU3は送信要求を出す毎に受信要求信号の極
性をモニタしており、受信要求信号が「Ｈ」であればメ
ッセージが終了したと判断する。
（バスライン）１にて接続して通信システムを形成する
場合、マスタノードとなる通信装置２にはホストCPU3と
通信要IC4が備えられる。ホストCPU3にはスイッチ・セ
ンサ等が接続されるとともにアクチュエータ・ランプが
接続される。そして、通信用IC4が伝送路１からデータ
を入力して当該データを所定の形式のフォーマットに変
換し、第４図に示すように、ホストCPU3への受信要求信
号（ローアクティブ）を出力しながら（第４図でT1で示
す）、ホストCPU3からの送信要求信号（ローアクティ
ブ）を入力する毎（t1,t2,t3で示す）に変換したデータ
を所定ビットづつホストCPU3に送るようになっている。
又、ホストCPU3は送信要求を出す毎に受信要求信号の極
性をモニタしており、受信要求信号が「Ｈ」であればメ
ッセージが終了したと判断する。
ところが、伝送路１に連続してメッセージが送られて
いると、t3で送信要求信号が「Ｌ」となった後に通信用
IC4が受信要求信号のＨレベルを短く作成すると（第４
図でT2で示す）、ホストCPU3にとっては伝送ミスにつな
がり易く、又、第４図での一点鎖線で示すように受信要
求信号のＨレベルを長く作成すると（T3で示す）、ホス
トCPU3の監視負荷（監視のための割り込み処理）が大き
くなってしまう。つまり、ホストCPU3が通信用IC4とデ
ータの授受を行う場合、通信用IC4主体のタイミングで
のデータの授受によりホストCPU3の通信処理負荷が大き
くなるとともに伝送ミスを招いてしまう。
いると、t3で送信要求信号が「Ｌ」となった後に通信用
IC4が受信要求信号のＨレベルを短く作成すると（第４
図でT2で示す）、ホストCPU3にとっては伝送ミスにつな
がり易く、又、第４図での一点鎖線で示すように受信要
求信号のＨレベルを長く作成すると（T3で示す）、ホス
トCPU3の監視負荷（監視のための割り込み処理）が大き
くなってしまう。つまり、ホストCPU3が通信用IC4とデ
ータの授受を行う場合、通信用IC4主体のタイミングで
のデータの授受によりホストCPU3の通信処理負荷が大き
くなるとともに伝送ミスを招いてしまう。
この発明の目的は、処理回路（ホストCPU3）が入出力
回路（通信用IC4）とデータの授受を行う際に、処理回
路の処理負荷を軽減できるとともに確実に伝送を行うこ
とができる通信装置を提供することにある。
回路（通信用IC4）とデータの授受を行う際に、処理回
路の処理負荷を軽減できるとともに確実に伝送を行うこ
とができる通信装置を提供することにある。
この発明は、伝送路からデータを入力して当該データ
を所定の形式のフォーマットに変換し、受信要求信号を
出力しながら送信要求信号を入力する毎に前記変換した
データを所定ビットづつ送出するとともにメッセージの
最後の所定ビットに対する送信要求信号が出力されると
受信要求信号の出力を停止する入出力回路と、 前記入出力回路に前記送信要求信号を出力して前記入
出力回路からのデータを入力するとともに、前記送信要
求信号を出力する毎に前記受信要求信号の入力の有無を
判定し、当該信号の入出力回路からの出力が停止される
とメッセージの最後の所定ビットであると判定する処理
回路と を備えた通信装置において、 連続して処理回路に送るメッセージが有る場合に、前
記処理回路がメッセージの最後の所定ビットの送信要求
信号を出力した状態から任意のタイミングにて次のメッ
セージ送信に備えて当該送信要求信号の出力を停止し、
この出力停止により入出力回路が受信要求信号を出力す
るようにした通信装置をその要旨とするものである。
を所定の形式のフォーマットに変換し、受信要求信号を
出力しながら送信要求信号を入力する毎に前記変換した
データを所定ビットづつ送出するとともにメッセージの
最後の所定ビットに対する送信要求信号が出力されると
受信要求信号の出力を停止する入出力回路と、 前記入出力回路に前記送信要求信号を出力して前記入
出力回路からのデータを入力するとともに、前記送信要
求信号を出力する毎に前記受信要求信号の入力の有無を
判定し、当該信号の入出力回路からの出力が停止される
とメッセージの最後の所定ビットであると判定する処理
回路と を備えた通信装置において、 連続して処理回路に送るメッセージが有る場合に、前
記処理回路がメッセージの最後の所定ビットの送信要求
信号を出力した状態から任意のタイミングにて次のメッ
セージ送信に備えて当該送信要求信号の出力を停止し、
この出力停止により入出力回路が受信要求信号を出力す
るようにした通信装置をその要旨とするものである。
連続して処理回路に送るメッセージが有る場合に、処
理回路がメッセージの最後の所定ビットの送信要求信号
を出力した状態から任意のタイミングにて次のメッセー
ジ送信に備えて当該送信要求信号の出力を停止し、この
出力停止により入出力回路が受信要求信号を出力する。
つまり、処理回路が任意に次のメッセージの伝送タイミ
ングを作る。
理回路がメッセージの最後の所定ビットの送信要求信号
を出力した状態から任意のタイミングにて次のメッセー
ジ送信に備えて当該送信要求信号の出力を停止し、この
出力停止により入出力回路が受信要求信号を出力する。
つまり、処理回路が任意に次のメッセージの伝送タイミ
ングを作る。
以下、この発明を具体化した一実施例を図面に従って
説明する。
説明する。
全体の構成は第３図と同様であるが、処理回路として
のホストCPU3と入出力回路としての通信用IC4の動作が
異なっている。
のホストCPU3と入出力回路としての通信用IC4の動作が
異なっている。
マスタノードでの通信装置２の通信用IC4に備えられ
た受信部の回路構成を第２図に示す。この受信部にはレ
シーバ回路５と受信フォーマット変換回路６とメッセー
ジフィルタ／エラーチェック回路７と受信バッファ回路
群８と送信シフトレジスタ９が順に接続されている。
た受信部の回路構成を第２図に示す。この受信部にはレ
シーバ回路５と受信フォーマット変換回路６とメッセー
ジフィルタ／エラーチェック回路７と受信バッファ回路
群８と送信シフトレジスタ９が順に接続されている。
レシーバ回路５は伝送路１からのメッセージを物理フ
ォーマット（ビット形成のためのしきい値）に従い受信
する。受信フォーマット変換回路６はメッセージフォー
マットを通信装置内部で使用するフォーマットに変換す
る（例えば、PWM→NRZ）。メッセージフィルタ／エラー
チェック回路７は、外部端子等で設定されたIDを含みエ
ラーのないメッセージのみを受信バッファ回路群８に送
る。
ォーマット（ビット形成のためのしきい値）に従い受信
する。受信フォーマット変換回路６はメッセージフォー
マットを通信装置内部で使用するフォーマットに変換す
る（例えば、PWM→NRZ）。メッセージフィルタ／エラー
チェック回路７は、外部端子等で設定されたIDを含みエ
ラーのないメッセージのみを受信バッファ回路群８に送
る。
受信バッファ回路群８はｎ個のバッファ回路よりな
り、各受信バッファ回路には１個分のメッセージがスト
アされるようになっている。そして、受信バッファ回路
群８にはホストCPU3に送るべきメッセージがｎ個ストア
され、空きがあれば順次、送信シフトレジスタ９に近い
バッファ回路にシフトされる。送信シフトレジスタ９は
ホストCPU3のシリアルインターフェースに合致した形に
してデータを送信する。
り、各受信バッファ回路には１個分のメッセージがスト
アされるようになっている。そして、受信バッファ回路
群８にはホストCPU3に送るべきメッセージがｎ個ストア
され、空きがあれば順次、送信シフトレジスタ９に近い
バッファ回路にシフトされる。送信シフトレジスタ９は
ホストCPU3のシリアルインターフェースに合致した形に
してデータを送信する。
受信用コントローラ10は受信要求信号をホストCPU3に
出力するとともに、送信要求信号をホストCPU3から受信
して送信シフトレジスタ９を介してメッセージを送信す
る。
出力するとともに、送信要求信号をホストCPU3から受信
して送信シフトレジスタ９を介してメッセージを送信す
る。
次に、このように構成した通信装置の作用を説明す
る。
る。
今、第１図に示すように、連続してメッセージ（デー
タ，を含むメッセージ、及びデータを含むメッセ
ージ）が伝送路１から通信用IC4に送られてきた場合を
考える。この時、最初のメッセージは１バイトの送信先
IDと１バイトのデータと１バイトのデータと１バイ
トのエラー検出用コードCRC（Ciclic Redundancy Chec
k）よりなり、後のメッセージは１バイトの送信先IDと
１バイトのデータと１バイトのエラー検出用コードCR
Cよりなる。
タ，を含むメッセージ、及びデータを含むメッセ
ージ）が伝送路１から通信用IC4に送られてきた場合を
考える。この時、最初のメッセージは１バイトの送信先
IDと１バイトのデータと１バイトのデータと１バイ
トのエラー検出用コードCRC（Ciclic Redundancy Chec
k）よりなり、後のメッセージは１バイトの送信先IDと
１バイトのデータと１バイトのエラー検出用コードCR
Cよりなる。
通信用IC4の受信用コントローラ10は最初に受信した
メッセージのIDが受信すべきIDで、かつ、エラーがない
とホストCPU3へ送信すべきメーセージであると判断し
て、t1のタイミングで受信要求信号（本実施例ではロー
アクティブ）を「Ｌ」にする。すると、ホストCPU3は他
の処理も行っているので通信できる状態になった時（t2
のタイミング）、送信要求信号（本実施例ではローアク
ティブ）を「Ｌ」にする。
メッセージのIDが受信すべきIDで、かつ、エラーがない
とホストCPU3へ送信すべきメーセージであると判断し
て、t1のタイミングで受信要求信号（本実施例ではロー
アクティブ）を「Ｌ」にする。すると、ホストCPU3は他
の処理も行っているので通信できる状態になった時（t2
のタイミング）、送信要求信号（本実施例ではローアク
ティブ）を「Ｌ」にする。
そして、通信用IC4の受信用コントローラ10は送信要
求信号が「Ｌ」になるとＴ端子からタイミングt3で受信
シフトレジスタ９を介して１バイトのIDをホストCPU3に
送る。その後、ホストCPU3は１バイト受信完了を確認し
た後、任意のタイミング（タイミングt4）で送信要求信
号を「Ｈ」にする。
求信号が「Ｌ」になるとＴ端子からタイミングt3で受信
シフトレジスタ９を介して１バイトのIDをホストCPU3に
送る。その後、ホストCPU3は１バイト受信完了を確認し
た後、任意のタイミング（タイミングt4）で送信要求信
号を「Ｈ」にする。
さらに、ホストCPU3は通信できる状態になった時（t5
のタイミング）、送信要求信号を「Ｌ」にする。通信用
IC4の受信用コントローラ10は送信要求信号が「Ｌ」に
なるとＴ端子からタイミングt6で送信シフトレジスタ９
を介して１バイトのデータをホストCPU3に送る。その
後、ホストCPU3は１バイト受信完了を確認した後、タイ
ミングt7で送信要求信号を「Ｈ」にする。
のタイミング）、送信要求信号を「Ｌ」にする。通信用
IC4の受信用コントローラ10は送信要求信号が「Ｌ」に
なるとＴ端子からタイミングt6で送信シフトレジスタ９
を介して１バイトのデータをホストCPU3に送る。その
後、ホストCPU3は１バイト受信完了を確認した後、タイ
ミングt7で送信要求信号を「Ｈ」にする。
そして、ホストCPU3は通信できる状態になった時（t8
のタイミング）、送信要求信号を「Ｌ」にする。通信用
IC4の受信用コントローラ10は送信要求信号が「Ｌ」に
なると、Ｔ端子からタイミングt9で送信シフトレジスタ
９を介して１バイトのデータをホストCPU3に送る。
又、通信用IC4の受信用コントローラ10は送信要求信号
がt8で「Ｌ」になると、ホストCPU3に送信すべき最終デ
ータが要求されたとして、t9′のタイミングで受信要求
信号を「Ｈ」にする。
のタイミング）、送信要求信号を「Ｌ」にする。通信用
IC4の受信用コントローラ10は送信要求信号が「Ｌ」に
なると、Ｔ端子からタイミングt9で送信シフトレジスタ
９を介して１バイトのデータをホストCPU3に送る。
又、通信用IC4の受信用コントローラ10は送信要求信号
がt8で「Ｌ」になると、ホストCPU3に送信すべき最終デ
ータが要求されたとして、t9′のタイミングで受信要求
信号を「Ｈ」にする。
尚、ここでの受信要求信号の「Ｈ」への変更は、受信
バッファ８にバスライン１からのメッセージを取り込む
時にデータを何バイト取り込んだかをポインタ又はカウ
ンタで記憶しておき、そのポインタ又はカウンタが送信
要求用端子▲▼の「Ｈ」→「Ｌ」で「１」づつデ
クリメントされ、「０」になったら、送信すべきデータ
が無いとして受信要求用端子▲▼を「Ｌ」→
「Ｈ」にするようになっている。
バッファ８にバスライン１からのメッセージを取り込む
時にデータを何バイト取り込んだかをポインタ又はカウ
ンタで記憶しておき、そのポインタ又はカウンタが送信
要求用端子▲▼の「Ｈ」→「Ｌ」で「１」づつデ
クリメントされ、「０」になったら、送信すべきデータ
が無いとして受信要求用端子▲▼を「Ｌ」→
「Ｈ」にするようになっている。
ホストCPU3は送信要求を出す毎に受信要求信号の極性
を監視しており、この時、受信要求信号が「Ｈ」である
のでメッセージが終了したと判断する。
を監視しており、この時、受信要求信号が「Ｈ」である
のでメッセージが終了したと判断する。
そして、ホストCPU3はデータを受信完了後、任意の
タイミング（第１図でのt10のタイミング）で送信要求
信号を「Ｈ」にする。すると、受信用コントローラ10は
タイミングt11で受信要求信号を「Ｌ」にして後のメッ
セージの受信要求を行う。この際、送信要求信号を
「Ｈ」にする前に（t10のタイミングで）、伝送路１か
らデータを含んだメッセージが送信されている。
タイミング（第１図でのt10のタイミング）で送信要求
信号を「Ｈ」にする。すると、受信用コントローラ10は
タイミングt11で受信要求信号を「Ｌ」にして後のメッ
セージの受信要求を行う。この際、送信要求信号を
「Ｈ」にする前に（t10のタイミングで）、伝送路１か
らデータを含んだメッセージが送信されている。
その後、ホストCPU3は通信できる状態になった時（t1
2のタイミング）、送信要求信号を「Ｌ」にする。そし
て、通信用IC4の受信用コントローラ10は送信要求信号
が「Ｌ」になるとＴ端子からタイミングt13で送信シフ
トレジスタ９を介して１バイトのIDをホストCPU3に送
る。その後、ホストCPU3は１バイト受信完了を確認した
後、タイミングt14で送信要求信号を「Ｈ」にする。
2のタイミング）、送信要求信号を「Ｌ」にする。そし
て、通信用IC4の受信用コントローラ10は送信要求信号
が「Ｌ」になるとＴ端子からタイミングt13で送信シフ
トレジスタ９を介して１バイトのIDをホストCPU3に送
る。その後、ホストCPU3は１バイト受信完了を確認した
後、タイミングt14で送信要求信号を「Ｈ」にする。
さらに、ホストCPU3は通信できる状態になった時（t1
5のタイミング）、送信要求信号を「Ｌ」にする。通信
用IC4の受信用コントローラ10は送信要求信号が「Ｌ」
になるとＴ端子からタイミングt16で送信シフトレジス
タ９を介して１バイトのデータをホストCPU3に送る。
又、通信用IC4の受信用コントローラ10はt15のタイミン
グで送信要求信号が「Ｌ」になると、ホストCPU3に送信
すべき最終データが要求されたとして、t16′のタイミ
ングで受信要求信号を「Ｈ」にする。
5のタイミング）、送信要求信号を「Ｌ」にする。通信
用IC4の受信用コントローラ10は送信要求信号が「Ｌ」
になるとＴ端子からタイミングt16で送信シフトレジス
タ９を介して１バイトのデータをホストCPU3に送る。
又、通信用IC4の受信用コントローラ10はt15のタイミン
グで送信要求信号が「Ｌ」になると、ホストCPU3に送信
すべき最終データが要求されたとして、t16′のタイミ
ングで受信要求信号を「Ｈ」にする。
その後、ホストCPU3は１バイト受信完了を確認した
後、タイミングt17で送信要求信号を「Ｈ」にする。
後、タイミングt17で送信要求信号を「Ｈ」にする。
このように本実施例では、連続して通信用IC4（入出力
回路）からホストCPU3（処理回路）に送るメッセージが
有る場合に、ホストCPU3がメッセージの最後の所定ビッ
トの送信要求信号を出力した状態から任意のタイミング
t10にて次のメッセージ送信に備えて当該送信要求信号
の出力を停止し、この出力停止により通信用IC4が受信
要求信号を出力するようにした。つまり、ホストCPU3が
任意に次のメッセージの伝送タイミングを作ることがで
き、従来本式では（通信用IC4主体のタイミングでのデ
ータ授受では）伝送ミスを招いたりホストCPU3の監視負
荷が大きくなっていたが、そのようなことが回避され、
ホストCPU3が通信用IC4とデータの授受を行う際に、ホ
ストCPU3の処理負荷を軽減できるとともに確実に伝送を
行うことができることとなる。
回路）からホストCPU3（処理回路）に送るメッセージが
有る場合に、ホストCPU3がメッセージの最後の所定ビッ
トの送信要求信号を出力した状態から任意のタイミング
t10にて次のメッセージ送信に備えて当該送信要求信号
の出力を停止し、この出力停止により通信用IC4が受信
要求信号を出力するようにした。つまり、ホストCPU3が
任意に次のメッセージの伝送タイミングを作ることがで
き、従来本式では（通信用IC4主体のタイミングでのデ
ータ授受では）伝送ミスを招いたりホストCPU3の監視負
荷が大きくなっていたが、そのようなことが回避され、
ホストCPU3が通信用IC4とデータの授受を行う際に、ホ
ストCPU3の処理負荷を軽減できるとともに確実に伝送を
行うことができることとなる。
以上詳述したようにこの発明によれば、処理回路が入
出力回路とデータの授受を行う際に、処理回路の処理負
荷を軽減できるとともに確実に伝送を行うことができる
優れた効果を発揮する。
出力回路とデータの授受を行う際に、処理回路の処理負
荷を軽減できるとともに確実に伝送を行うことができる
優れた効果を発揮する。
第１図は実施例のタイミングチャート、第２図は通信用
ICの受信側のブロック図、第３図はシステム構成図、第
４図は従来技術を説明するためのタイミングチャートで
ある。 １は伝送路、３は処理回路としてのホストCPU、４は入
出力回路としての通信用IC。
ICの受信側のブロック図、第３図はシステム構成図、第
４図は従来技術を説明するためのタイミングチャートで
ある。 １は伝送路、３は処理回路としてのホストCPU、４は入
出力回路としての通信用IC。
Claims (1)
- 【請求項１】伝送路からデータを入力して当該データを
所定の形式のフォーマットに変換し、受信要求信号を出
力しながら送信要求信号を入力する毎に前記変換したデ
ータを所定ビットづつ送出するとともにメッセージの最
後の所定ビットに対する送信要求信号が出力されると受
信要求信号の出力を停止する入出力回路と、 前記入出力回路に前記送信要求信号を出力して前記入出
力回路からのデータを入力するとともに、前記送信要求
信号を出力する毎に前記受信要求信号の入力の有無を判
定し、当該信号の入出力回路からの出力が停止されると
メッセージの最後の所定ビットであると判定する処理回
路と を備えた通信装置において、 連続して処理回路に送るメッセージが有る場合に、前記
処理回路がメッセージの最後の所定ビットの送信要求信
号を出力した状態から任意のタイミングにて次のメッセ
ージ送信に備えて当該送信要求信号の出力を停止し、こ
の出力停止により入出力回路が受信要求信号を出力する
ようにしたことを特徴とする通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21660990A JP2874983B2 (ja) | 1990-08-16 | 1990-08-16 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21660990A JP2874983B2 (ja) | 1990-08-16 | 1990-08-16 | 通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498924A JPH0498924A (ja) | 1992-03-31 |
| JP2874983B2 true JP2874983B2 (ja) | 1999-03-24 |
Family
ID=16691112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21660990A Expired - Fee Related JP2874983B2 (ja) | 1990-08-16 | 1990-08-16 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874983B2 (ja) |
-
1990
- 1990-08-16 JP JP21660990A patent/JP2874983B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0498924A (ja) | 1992-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |