JPS602813B2 - コンピュ−タ間通信方法及びそのシステム - Google Patents
コンピュ−タ間通信方法及びそのシステムInfo
- Publication number
- JPS602813B2 JPS602813B2 JP52068046A JP6804677A JPS602813B2 JP S602813 B2 JPS602813 B2 JP S602813B2 JP 52068046 A JP52068046 A JP 52068046A JP 6804677 A JP6804677 A JP 6804677A JP S602813 B2 JPS602813 B2 JP S602813B2
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- JP
- Japan
- Prior art keywords
- data
- bit
- processing device
- error
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/14—Arrangements for detecting or preventing errors in the information received by using return channel in which the signals are sent back to the transmitter to be checked ; echo systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Retry When Errors Occur (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
この発明は複数のデータ・ラインを介して行なうディジ
タル・データのコンピュータ問題信に関し、特にソフト
ウェアの処理を少くし、送受信機における最少のハード
ウェアをもって、エラーが発生したときにその修正のた
めにそのエラーを送信プロセッサに送還し、検知された
エラーが疹正されるまで次のデータの送信を禁止するよ
うにしてビ、ットごとのエラー検知と送信されたディジ
タル・エラーの修正とを行なうための新規な方式の提供
に関する。
タル・データのコンピュータ問題信に関し、特にソフト
ウェアの処理を少くし、送受信機における最少のハード
ウェアをもって、エラーが発生したときにその修正のた
めにそのエラーを送信プロセッサに送還し、検知された
エラーが疹正されるまで次のデータの送信を禁止するよ
うにしてビ、ットごとのエラー検知と送信されたディジ
タル・エラーの修正とを行なうための新規な方式の提供
に関する。
多重プロセッサ・システムと遠隔端末装置間でデータ通
信を行なう電気通信方式の使用の増加に伴ない、爾来、
データ量が増加するとそのデータは、1つのプロセッサ
から完全2重システム間を送信中に発生する「伝送中の
」データ・エラーを検知し修正するために適当なエラー
検知及び修正能力を有する他のフ。
信を行なう電気通信方式の使用の増加に伴ない、爾来、
データ量が増加するとそのデータは、1つのプロセッサ
から完全2重システム間を送信中に発生する「伝送中の
」データ・エラーを検知し修正するために適当なエラー
検知及び修正能力を有する他のフ。
。セッサへ送信しなければならなくなる。直列ビット・
バィGビット手法を有する先行技術の完全2重システム
の1つはIBM社によって同期データ・リンク制御(S
DLC)と呼ばれ、データ処理システムの通信処理手段
として広く利用されている。
バィGビット手法を有する先行技術の完全2重システム
の1つはIBM社によって同期データ・リンク制御(S
DLC)と呼ばれ、データ処理システムの通信処理手段
として広く利用されている。
SDLCシステムのエラー修正は1デー夕・ブロック当
り可変数のデータ。バイトを有する様式基準で行なわれ
もエラーが検知される前に全バイト又はデータ・ワード
が送信されなければならないのでブロック長の変化及び
エラー修正の遅延が発生することになる。この発明では
エラーはビット・バィ。ビットで検知され、ビット流の
ワード単位で修正され、先行技術にみられるように10
又は15ビット後、又は全データ・ブロックが送信され
た後では行なわれない。米国特許第3912872餅ま
メッセージとアドレスの両情報用として送信されるため
の各データ・ビットを使用する多重化方式が記載されて
いる。
り可変数のデータ。バイトを有する様式基準で行なわれ
もエラーが検知される前に全バイト又はデータ・ワード
が送信されなければならないのでブロック長の変化及び
エラー修正の遅延が発生することになる。この発明では
エラーはビット・バィ。ビットで検知され、ビット流の
ワード単位で修正され、先行技術にみられるように10
又は15ビット後、又は全データ・ブロックが送信され
た後では行なわれない。米国特許第3912872餅ま
メッセージとアドレスの両情報用として送信されるため
の各データ・ビットを使用する多重化方式が記載されて
いる。
エラー検知及び修正がビット・バィ・ビット方式以外の
方式で行なわれる先行技術のエラー修正方式は米国特許
第3680053号、第37鼠217号及び第3378
82び号‘こ記載されている。この発明によるビット基
準通信方法及びびその装置は2又はそれ以上のデータ処
理装置間のデータ伝送用として開示するものである。
方式で行なわれる先行技術のエラー修正方式は米国特許
第3680053号、第37鼠217号及び第3378
82び号‘こ記載されている。この発明によるビット基
準通信方法及びびその装置は2又はそれ以上のデータ処
理装置間のデータ伝送用として開示するものである。
それは比較のためにッルー(truc、非反転)データ
とコンブリメンタリ(Complementary、反
転)データとを直列にワイヤ・ライン上を送信し、各送
信されたビットとデータ婦線上を帰還した同一ビットと
を比較することにより事実上瞬間的なエラー検知とエラ
ー修正とを行なうものである。比較されたデータ。ビッ
トが同一極性であればエラーを表示し、非同一極性であ
れば正しいデータ送信を表わす。この発明による新規な
エラー検知・修正回路は送信中のすべてのエラーを検知
し〜データの割込みを禁止し、送信されたメッセージの
残りのデータ・ビットを反転し、再送層又はソフトウェ
ア。ルーチソによってエラーが修正されるまで、ビット
−バィ・ビット基準で、前述の反転データを送信機へ返
還し、それと遅延された送信データとを比較して送信論
理回路をエラー状態に設定する。この方式は受信機のパ
リティ作成及びパリティ。チェック、時間との関係にお
けるパターン内の余分なビットの発生及びビットの欠落
の両者の受信機による検知、1ビット遅延された送信デ
ータと受信機からの帰還データとの比較によるビットご
とのエラーの検知、2重データ転送のビットごとの検知
、及びエラーが検知されたときに残りの転送サイクルに
対するエラー状態の設定などを組合わせ行なうものであ
る。従って、この発明の目的は、2又は2以上のデータ
処理装置間でデータを転送するために改良された完全2
重システムを提供することである。
とコンブリメンタリ(Complementary、反
転)データとを直列にワイヤ・ライン上を送信し、各送
信されたビットとデータ婦線上を帰還した同一ビットと
を比較することにより事実上瞬間的なエラー検知とエラ
ー修正とを行なうものである。比較されたデータ。ビッ
トが同一極性であればエラーを表示し、非同一極性であ
れば正しいデータ送信を表わす。この発明による新規な
エラー検知・修正回路は送信中のすべてのエラーを検知
し〜データの割込みを禁止し、送信されたメッセージの
残りのデータ・ビットを反転し、再送層又はソフトウェ
ア。ルーチソによってエラーが修正されるまで、ビット
−バィ・ビット基準で、前述の反転データを送信機へ返
還し、それと遅延された送信データとを比較して送信論
理回路をエラー状態に設定する。この方式は受信機のパ
リティ作成及びパリティ。チェック、時間との関係にお
けるパターン内の余分なビットの発生及びビットの欠落
の両者の受信機による検知、1ビット遅延された送信デ
ータと受信機からの帰還データとの比較によるビットご
とのエラーの検知、2重データ転送のビットごとの検知
、及びエラーが検知されたときに残りの転送サイクルに
対するエラー状態の設定などを組合わせ行なうものであ
る。従って、この発明の目的は、2又は2以上のデータ
処理装置間でデータを転送するために改良された完全2
重システムを提供することである。
この発明の他の目的は、データ通信システム用の改良さ
れたエラー検知方式及び方法を提供することである。こ
の発明の他の目的は、2又は2以上のコンピュータ間に
おけるビット基準のデータ通信装置及び方法を提供する
ことである。
れたエラー検知方式及び方法を提供することである。こ
の発明の他の目的は、2又は2以上のコンピュータ間に
おけるビット基準のデータ通信装置及び方法を提供する
ことである。
更にこの発明の他の目的は多重処理装置システムにおけ
るエラーのないデータ通信を行なうために必要なソフト
ウェア処理量が少し、簡単なハードウェア構成を提供す
ることである。
るエラーのないデータ通信を行なうために必要なソフト
ウェア処理量が少し、簡単なハードウェア構成を提供す
ることである。
次にこの発明の実施例を添付図面とともに詳細に説明す
る。
る。
第1図はこの発明による完全2重処理装置間通信のデー
タ転送の簡略化したブロック線図である。
タ転送の簡略化したブロック線図である。
第1のコンピュータ(コンピュータA)は内部のプロセ
ッサ間送信論理回路102及びプロセッサ間受信論理回
路104によりそれぞれ同様な内部のプロセッサ間送信
及び受信論理回路108,110を有する第2のコンピ
ュータヘデータを直列に接続する。代表的なものとして
、送信されるデータは完全2重動作用として、バィナリ
同期モードの直列ビットリゞィ・ビット方式をとること
ができる。このように、コンピュータAの送信インタフ
ェース及びコンピュータBの送信ィンタフェ−スからの
同時送信が行なわれ、その送信速度は好ましくは撚2線
ラインから成るプロセッサ間ケーブル112,114,
116,118,120,122の長さによって異なる
。この発明の方式は特別なデータ通信方式にのみその使
用が制限されるものではないが、代表的な実施例として
は連続的オンライン処理能力を必要とする小売システム
について1次処理装置としてのコンピュータ100及び
バックアップ処理装置としてのコンピュータ106とを
使用して構成される。1次処理理装置100はバックア
ップ処理装置を周期的にアップデートし、1次処理装置
が故障の際にバックアップ処理装置は1次処理機能を受
取る。
ッサ間送信論理回路102及びプロセッサ間受信論理回
路104によりそれぞれ同様な内部のプロセッサ間送信
及び受信論理回路108,110を有する第2のコンピ
ュータヘデータを直列に接続する。代表的なものとして
、送信されるデータは完全2重動作用として、バィナリ
同期モードの直列ビットリゞィ・ビット方式をとること
ができる。このように、コンピュータAの送信インタフ
ェース及びコンピュータBの送信ィンタフェ−スからの
同時送信が行なわれ、その送信速度は好ましくは撚2線
ラインから成るプロセッサ間ケーブル112,114,
116,118,120,122の長さによって異なる
。この発明の方式は特別なデータ通信方式にのみその使
用が制限されるものではないが、代表的な実施例として
は連続的オンライン処理能力を必要とする小売システム
について1次処理装置としてのコンピュータ100及び
バックアップ処理装置としてのコンピュータ106とを
使用して構成される。1次処理理装置100はバックア
ップ処理装置を周期的にアップデートし、1次処理装置
が故障の際にバックアップ処理装置は1次処理機能を受
取る。
スーパーマーケットにおける使用情況下において、1次
処理装置は販売時点管理(POS)端末機に接続される
1方、バックアップ処理装置は別個の処理装置として給
与計算及び在庫管理のような内部事務処理を実行する。
しかし処理装置間のりンクは常に維持されている。送信
インタフェース102は第3図及び第4図とともに詳述
されるように、コンピュータ100の入出力(1′0)
インタフェース部102から内部的に16ビット並列デ
ータ文字を受信し、その16ビット。
処理装置は販売時点管理(POS)端末機に接続される
1方、バックアップ処理装置は別個の処理装置として給
与計算及び在庫管理のような内部事務処理を実行する。
しかし処理装置間のりンクは常に維持されている。送信
インタフェース102は第3図及び第4図とともに詳述
されるように、コンピュータ100の入出力(1′0)
インタフェース部102から内部的に16ビット並列デ
ータ文字を受信し、その16ビット。
データ文字をメッセージにホーマツト化し、コンピュー
タ106の受信インタフェースへそのメッセージをビッ
ト・バィ・ビットの直列方式で送信する。ッルー(非反
転)データ・ラインAI12は受信インタフェースに直
列データ・メッセージを搬送し、反転データ。ライン1
14はコンピュータBの受信インタフェースにデータ・
メッセージの補数を搬送する。受信機11川ま補数デー
タの各ビットと反転しないデータのそれに相当するビッ
トとを内部で比較して送信エラーの検知を行なう。コン
ピュータAからのクロツク・ライン124はコンピュー
タAの送信部102からのデータ・クロックを搬送する
撚2線ケーブルであり、そのデータ・クロツクでコンピ
ュータ106の受信部11川こデータをゲートする。帰
還データ・ラインは受信部110の受信インタフェース
によって使用され、コンピュータAの送信インタフェー
スに帰還されるデータ・メッセージを更送信するライン
であり、帰還された各データ・ビットは送信エラーのチ
ェックを行なうために、1ビット遅延された送信データ
と比較される。このようにして、コンピュータAの送信
インタフェースからコンピュータBの受信インタフェー
スへのデ−タ送信は半2重送信リンクを形成し、完全2
重システムは前述のライン112,114,116,1
24同様な方法でライン118,120,122,12
6を介して送信インタフェース108から受信インタフ
ェース104にコンピュータBで発生又は発信するデー
タを送信することによって完成する。ここでは、2重り
ンクの各片側の動作は同一であるからその片側の2重り
ンクのみを説明する。
タ106の受信インタフェースへそのメッセージをビッ
ト・バィ・ビットの直列方式で送信する。ッルー(非反
転)データ・ラインAI12は受信インタフェースに直
列データ・メッセージを搬送し、反転データ。ライン1
14はコンピュータBの受信インタフェースにデータ・
メッセージの補数を搬送する。受信機11川ま補数デー
タの各ビットと反転しないデータのそれに相当するビッ
トとを内部で比較して送信エラーの検知を行なう。コン
ピュータAからのクロツク・ライン124はコンピュー
タAの送信部102からのデータ・クロックを搬送する
撚2線ケーブルであり、そのデータ・クロツクでコンピ
ュータ106の受信部11川こデータをゲートする。帰
還データ・ラインは受信部110の受信インタフェース
によって使用され、コンピュータAの送信インタフェー
スに帰還されるデータ・メッセージを更送信するライン
であり、帰還された各データ・ビットは送信エラーのチ
ェックを行なうために、1ビット遅延された送信データ
と比較される。このようにして、コンピュータAの送信
インタフェースからコンピュータBの受信インタフェー
スへのデ−タ送信は半2重送信リンクを形成し、完全2
重システムは前述のライン112,114,116,1
24同様な方法でライン118,120,122,12
6を介して送信インタフェース108から受信インタフ
ェース104にコンピュータBで発生又は発信するデー
タを送信することによって完成する。ここでは、2重り
ンクの各片側の動作は同一であるからその片側の2重り
ンクのみを説明する。
コンピュータBの受信部110は受信したデータをコン
ピュータAの送信インタフェースに返送する一方、受信
した補数データのビット・バィ・ビットによる比較を行
なう。受信部110‘こよってエラーが検知された場合
には、帰還データ・ライン1 16は送信機におけるエ
ラーとして検知されるようコンピュータAの送信部10
2が期待する状態である反対極性又は反転状態にセット
され、それ以上のデータ送信を中止させるように作用す
る。このように、送信サイクルの残りのサイクルについ
てエラー状態を設定する。第2図には23ビット・メッ
セージの中にフオーマット化された代表的な16ビット
・データ。
ピュータAの送信インタフェースに返送する一方、受信
した補数データのビット・バィ・ビットによる比較を行
なう。受信部110‘こよってエラーが検知された場合
には、帰還データ・ライン1 16は送信機におけるエ
ラーとして検知されるようコンピュータAの送信部10
2が期待する状態である反対極性又は反転状態にセット
され、それ以上のデータ送信を中止させるように作用す
る。このように、送信サイクルの残りのサイクルについ
てエラー状態を設定する。第2図には23ビット・メッ
セージの中にフオーマット化された代表的な16ビット
・データ。
キャラクタが表わされている。メッセージは最初にレデ
ィ・ビット(ready・bit)から矢印の方向に送
信され、次に16ビット・データ・キヤラクタが続き(
最下位ビットから送信される)、更にそのキャラクタが
メッセージ流の最後のワードかどうかを表わすラスト・
ワード(lastWord)ビットを送信し、続いて常
に論理101パターンである図示の如きフオーマットの
同期ビット、全メッセージ流が正しく受信されたことを
送信機に知らせるステータス(Sねtus)ビット、偶
数パリティ’ビットと、最後に送信機及び受信機におい
て送信データのエラー・チェックを実行するために十分
な時間を与えるためにメッセージの終端部に加えられる
最後の2ビットから成る安全ビット等と続いて送信され
る。この2ビット分の余分な処理時間はデータが受信イ
ンタフェースによって受信されたときにエラー。チェッ
クのためにそのデータを送信機に返送するための時間と
して必要である。レディ。ビットは常に論理「IJであ
り、ラスト・ワード・ビットは更にデータが続く場合に
は論理「0」であり、送信された16ビット・データが
事実上最後のメッセージの場合には論理「1」とするこ
とができる。ステータス・ビットは送信機から送信され
る通常のビット状態の場合は論理「0」であり、データ
が送信されたことを通知する場合には論理「1」を使用
する。動作上、コンピュータAの送信機ロジック102
はしディ・ビット(論理「1」)を含む前述の23ビッ
ト・データ・メッセージの型式となるようデータ・キャ
ラクタを形式化する。
ィ・ビット(ready・bit)から矢印の方向に送
信され、次に16ビット・データ・キヤラクタが続き(
最下位ビットから送信される)、更にそのキャラクタが
メッセージ流の最後のワードかどうかを表わすラスト・
ワード(lastWord)ビットを送信し、続いて常
に論理101パターンである図示の如きフオーマットの
同期ビット、全メッセージ流が正しく受信されたことを
送信機に知らせるステータス(Sねtus)ビット、偶
数パリティ’ビットと、最後に送信機及び受信機におい
て送信データのエラー・チェックを実行するために十分
な時間を与えるためにメッセージの終端部に加えられる
最後の2ビットから成る安全ビット等と続いて送信され
る。この2ビット分の余分な処理時間はデータが受信イ
ンタフェースによって受信されたときにエラー。チェッ
クのためにそのデータを送信機に返送するための時間と
して必要である。レディ。ビットは常に論理「IJであ
り、ラスト・ワード・ビットは更にデータが続く場合に
は論理「0」であり、送信された16ビット・データが
事実上最後のメッセージの場合には論理「1」とするこ
とができる。ステータス・ビットは送信機から送信され
る通常のビット状態の場合は論理「0」であり、データ
が送信されたことを通知する場合には論理「1」を使用
する。動作上、コンピュータAの送信機ロジック102
はしディ・ビット(論理「1」)を含む前述の23ビッ
ト・データ・メッセージの型式となるようデータ・キャ
ラクタを形式化する。
コンピュータBの受信インタフェースがレディ・ビット
を検知すると受信機ロジック11川ましディ・ビットを
受取り、コンピュータAの送信インタフェースにレディ
。ビットを返送する1方、受信機を残るメッセージの受
信可能状態にする。返還されたレデZィ・ビットの受信
に従い、コンピュータAの送信機ロジック102は残る
キャラクタ・メッセージの送信を進める。データ・メッ
セージの各ビットはライン124のクロックとともに正
常及び補数状態同時に送信Zされ、ライン124のクロ
ックは各データ・ビットを受信するごとに受信機バッフ
ァの中にそれをシフトし、受信機ロジックは前述したよ
うに入メッセージとそれに相当する補数データの各ビッ
トとを比較することによりエラー・チェックを行な2う
。
を検知すると受信機ロジック11川ましディ・ビットを
受取り、コンピュータAの送信インタフェースにレディ
。ビットを返送する1方、受信機を残るメッセージの受
信可能状態にする。返還されたレデZィ・ビットの受信
に従い、コンピュータAの送信機ロジック102は残る
キャラクタ・メッセージの送信を進める。データ・メッ
セージの各ビットはライン124のクロックとともに正
常及び補数状態同時に送信Zされ、ライン124のクロ
ックは各データ・ビットを受信するごとに受信機バッフ
ァの中にそれをシフトし、受信機ロジックは前述したよ
うに入メッセージとそれに相当する補数データの各ビッ
トとを比較することによりエラー・チェックを行な2う
。
各データ・ビットは補数ビットとは互いに反対磁性であ
るから、ハードウェアの故障か、又は雑音がデータと置
換えられなければエラー信号は発生しない。入データの
パリティ・チェックが行なわれ、論理「1」ビットの数
が正しいとメツセ2ージとして正しく受信されたことを
保証する。コンピュータAの送信部102も送信された
ままの各ビットの状態を記憶し、それと帰還データ・ラ
イン116を介してコンピュータBの受信機インタフェ
ースから送還された各相当するデータ・ビ3ットとを比
較することにより送信されたデータのェフー・チェック
を行なう。送信されたメッセージがエラー発生ないこ受
信されると、受信機バッファが満杯であり、データ・キ
ャラクタが受信データ・ライン上にあるということを表
わすため3に、受信機ロジック110がデータ割込を発
生する。この手順は、メッセージ・ブロックの最後のキ
ャラクタを送信するまで各データ・キャラクタについて
送信を繰返す。又送信機ロジック102によってプログ
ラム割込が発生し送信処理装置か4ら終了信号が送信さ
れた場合もデータ・キャラクタの送信の割込が行なわさ
れる。ラスト・ワード・ビットが受信機ィンタ・フェー
スで検知されるとデータ割込が発生され、メッセージの
終了状態が入力データ・ラインに挿入される。全メッセ
ージ・ブロックが正しく受信されると受信処理装置から
発信した承認信号が送信処理装置に送信される。承認信
号が、例えば10〜20ミリ秒以内の所定のタイム・フ
レーム中に受信されない場合には負の承認信号と認識さ
れ、送信処理装置は全メッセジ・ブロックを再送信する
。承認ビットはハードウェア構成から独立したそれ自身
のエラー・チェック構成を実行する手段を持つソフトウ
ェアで作られる。前述したように受信処理装置はライン
112と114とに互いに反対極性のデータを受信する
ことを期待し、コンピュータBの受信インタフェースに
おける比較の結果、2つのビットが同じ極性であると認
められた場合は、受信機エラー・ロジックはそれをエラ
ーと認め、すべてのデータ割込を禁止し、帰還データ。
るから、ハードウェアの故障か、又は雑音がデータと置
換えられなければエラー信号は発生しない。入データの
パリティ・チェックが行なわれ、論理「1」ビットの数
が正しいとメツセ2ージとして正しく受信されたことを
保証する。コンピュータAの送信部102も送信された
ままの各ビットの状態を記憶し、それと帰還データ・ラ
イン116を介してコンピュータBの受信機インタフェ
ースから送還された各相当するデータ・ビ3ットとを比
較することにより送信されたデータのェフー・チェック
を行なう。送信されたメッセージがエラー発生ないこ受
信されると、受信機バッファが満杯であり、データ・キ
ャラクタが受信データ・ライン上にあるということを表
わすため3に、受信機ロジック110がデータ割込を発
生する。この手順は、メッセージ・ブロックの最後のキ
ャラクタを送信するまで各データ・キャラクタについて
送信を繰返す。又送信機ロジック102によってプログ
ラム割込が発生し送信処理装置か4ら終了信号が送信さ
れた場合もデータ・キャラクタの送信の割込が行なわさ
れる。ラスト・ワード・ビットが受信機ィンタ・フェー
スで検知されるとデータ割込が発生され、メッセージの
終了状態が入力データ・ラインに挿入される。全メッセ
ージ・ブロックが正しく受信されると受信処理装置から
発信した承認信号が送信処理装置に送信される。承認信
号が、例えば10〜20ミリ秒以内の所定のタイム・フ
レーム中に受信されない場合には負の承認信号と認識さ
れ、送信処理装置は全メッセジ・ブロックを再送信する
。承認ビットはハードウェア構成から独立したそれ自身
のエラー・チェック構成を実行する手段を持つソフトウ
ェアで作られる。前述したように受信処理装置はライン
112と114とに互いに反対極性のデータを受信する
ことを期待し、コンピュータBの受信インタフェースに
おける比較の結果、2つのビットが同じ極性であると認
められた場合は、受信機エラー・ロジックはそれをエラ
ーと認め、すべてのデータ割込を禁止し、帰還データ。
ライン116上にあるメッセージの残りのデータ・ビッ
トのすべては反転されてコンピュータAの送信インタフ
ェースに誤り極性の返還データ。ビットを送信し始める
。その返還されたデータ。ビットが送信機ロジックでエ
ラー状態を設定する。そのような送信機におけるエラー
状態は送信を停止し、プログラム割込の発生を中止し、
処理装置へ発信する送信エラー状態を発生する。データ
・キャラクタにエラーが発生すると、エラーのデータ・
キャラクタは受信処理装置へ引き続きデータの綾綾を試
みるために送信される。そのような再送信は、システム
・ソフトウェアによって他の処置がとられるまで、所定
数、例えば7回線返えされる。前述したところから明ら
かなように、エフー。チェックはビット・バイ・ビット
基準で行なわれ、ヱラー修正はワ−ド単位の基準で行な
われる。この方法はエラーを疹正する前に完全な又は或
るセグメント全部のキャラクタ・ブロックを送信するこ
とを必要としない。これは先行技術のシステムにおける
ものと比較して相当な処理時間の節約となる。第3図の
ブロック線図はコンピュータAの送信ロジック102で
あり、コンピュータBの送信ロジック108と同一であ
る。
トのすべては反転されてコンピュータAの送信インタフ
ェースに誤り極性の返還データ。ビットを送信し始める
。その返還されたデータ。ビットが送信機ロジックでエ
ラー状態を設定する。そのような送信機におけるエラー
状態は送信を停止し、プログラム割込の発生を中止し、
処理装置へ発信する送信エラー状態を発生する。データ
・キャラクタにエラーが発生すると、エラーのデータ・
キャラクタは受信処理装置へ引き続きデータの綾綾を試
みるために送信される。そのような再送信は、システム
・ソフトウェアによって他の処置がとられるまで、所定
数、例えば7回線返えされる。前述したところから明ら
かなように、エフー。チェックはビット・バイ・ビット
基準で行なわれ、ヱラー修正はワ−ド単位の基準で行な
われる。この方法はエラーを疹正する前に完全な又は或
るセグメント全部のキャラクタ・ブロックを送信するこ
とを必要としない。これは先行技術のシステムにおける
ものと比較して相当な処理時間の節約となる。第3図の
ブロック線図はコンピュータAの送信ロジック102で
あり、コンピュータBの送信ロジック108と同一であ
る。
同様にして、第4図はコンピュータBの受信ロジック1
10であり、コンピュータAの受信ロジックと同一であ
る。データはコンピュータAから入力データ・ライン2
00を介して16ビット・キャラクタの型で並列に接続
され、「ラスト・キヤラクタ・ビット」はライン202
を介してそれぞれ並列・直列レジスタ204に接続され
、そのデータは最下位ビットから直列に送信機マルチプ
レクサ206にシフトされるまでそこに記憶されている
。ッルー(不反転)データはマルチプレクサ206で受
信され、ライン208を介してツルー・ナータ送信機2
10‘こ接続され、更に撚2線ケーブル112を介して
コンピュータBのデータ受信機へ送信される。
10であり、コンピュータAの受信ロジックと同一であ
る。データはコンピュータAから入力データ・ライン2
00を介して16ビット・キャラクタの型で並列に接続
され、「ラスト・キヤラクタ・ビット」はライン202
を介してそれぞれ並列・直列レジスタ204に接続され
、そのデータは最下位ビットから直列に送信機マルチプ
レクサ206にシフトされるまでそこに記憶されている
。ッルー(不反転)データはマルチプレクサ206で受
信され、ライン208を介してツルー・ナータ送信機2
10‘こ接続され、更に撚2線ケーブル112を介して
コンピュータBのデータ受信機へ送信される。
このデータの直列転送は送信レジス夕204をクロツク
するタイミング制御器214とともに動作する処理装置
インターフェース及び制御ロジック212で制御される
。同様にして、反転データはコンピュータBの桶数デー
タ受信機へ撚2線ケーブル114により補数データ送信
機216を介して送信される。第4図とともに説明され
るように、ッルー・データと補数データとはコンピュー
タBで比較される。コンピュータBのエラー検知回路は
ツルー・ナータとその反対犠性から成る桶数データ・ビ
ットとの受信を期待するようにセットされる。
するタイミング制御器214とともに動作する処理装置
インターフェース及び制御ロジック212で制御される
。同様にして、反転データはコンピュータBの桶数デー
タ受信機へ撚2線ケーブル114により補数データ送信
機216を介して送信される。第4図とともに説明され
るように、ッルー・データと補数データとはコンピュー
タBで比較される。コンピュータBのエラー検知回路は
ツルー・ナータとその反対犠性から成る桶数データ・ビ
ットとの受信を期待するようにセットされる。
ェフー・検知回路がッルー・ビットとその反対極性の補
数ビットとを検知した場合は、入ッルー・7ータはツル
ー・データ受信機300を介してコンピュータBのイン
タフェース制御oジツク304とタイミング制御器31
8の制御により直列・並列受信機レジスタ302に接続
される。更にデータはデータ・ライン306を介してコ
ンピュータBに内部的に転送される。受信機300と3
08におけるッルー及び反転データ・ビットがそれぞれ
ッルー及び補数データ・ライン112・114上で同極
性の場合(エラー状態)はエラー・ロジックがそれをエ
ラーと認め、すべてのデータを禁止し、メッセージの残
るデータ・ビットを中断して反転する。エラー検知は排
他的オア・ゲート310で行なわれ、すべてのエラー検
知に応答して出力を発生し、その出力はオア・ゲート3
12の入力に接続される。オア・ゲート312において
は、メッセージ・エラー検知信号及び3ビット・パリテ
ィ・エラー信号がオア・ゲートされる。そのため、オァ
・ゲートの出力はメッセージ転送エラーか、又はパリテ
ィ検知回路314から派生されるパリティ・エラーのい
ずれかを表わすことになる。前述したエラー状態におい
ては、ェフー・ラツチ・フリツプ・フロツブ316は受
信データの速度でタイミング制御器318でクロックさ
れ、反対極性(補数極性)にセットされる。入橘数デー
タは半ビットだけ遅らされ、アンド・ゲ−ト320を介
してインタフェース・〇ジツク304の制御に従いクロ
ックされ、ェフ−・ラッチ316の出力が接続されてい
る他の入力を有する排他的オア・ゲート322において
帰還データ入力を成形する。オア・ゲート322の出力
はエラー状態の設定を表わし(ラッチ316のリセツト
により惨正されるまで)、送信機210,216からの
送信はキャラクタ送信時間の終りで停止し、プログラム
割込を発生し、コンピュータAに送信エラー状態を発信
する。エラーしたデータ・キャラクタは正しい送信を受
けるために所定回数の送信が試みられる。更に、送信コ
ンピュータ(コンピュータA)がエラー状態の設定の検
知、すなわち帰還データ受信機218は受信コンピュー
タで発生したエラーを発生させる。送信エラー・ロジッ
クは補数データを受信コンビユー外こおいてエラー状態
を発生しているトルー・データと極性を−致させる。帰
還デー外ま排他的オア・ゲート220においてゲートさ
れるが、ゲート220のもう1方の入力には送信前にマ
ルチプレクサ206及び1ビット遅延回路222を介し
て1ビット遅延されたトルー・データが入力される。こ
のようにオア・ゲート220は比較器として機能し、そ
の出力は送信エラー検知ラツチ224によってサンプル
される。ラッチ224は簡単なJKフリツプ・フロツプ
から成り、その出力ライン227は送信制御ロジック2
12に接続されて送信禁止信号を発生させる。更に、排
他的オア・ゲート220は補数データ送信機216によ
る送信前のデータをオアして転送サイクルの残りに対す
る送信エラー設定装置として動作する。タイミング制御
器214,318は送信機部及び受信機部で構成される
各ロジック機能の必要なタイミング制御の作用を提供す
る。タイミング制御214へ供給されるクロツクと同一
の入力クロツク(250KHZ)はそれぞれデータ送信
機及び受信機クロック215,325として使用され、
次いでタイミング制御318によって使用される。割込
条件は次の事項から成立する。■ 送信機データ割込 最後のキャラクタを除き、送信機がデータ・キャラクタ
の送信を終ったときまでに送信中のエラーが検知されな
かったとき‘B’送信機プログラム割込 送信されたデータ・キャラクタが最後のワードであるか
、エラー状態が検知されたとき‘C} 受信機データ割
込 受信機が完全なデータ・キャラクタを受信し、エラーが
検知されなかったことを認めたとき‘D} 受信機プロ
グラム割込 送信されたデータ・キャラクタが最後のワード・ビット
であった(受信機データ割込後)とき前述のエラー検知
ラッチ224及びデータ遅延フリッブ・フロップ222
は各ビットが送信されるときに、遅延装置222に入力
され現に送信されるビットの状態をェネーブルにする。
数ビットとを検知した場合は、入ッルー・7ータはツル
ー・データ受信機300を介してコンピュータBのイン
タフェース制御oジツク304とタイミング制御器31
8の制御により直列・並列受信機レジスタ302に接続
される。更にデータはデータ・ライン306を介してコ
ンピュータBに内部的に転送される。受信機300と3
08におけるッルー及び反転データ・ビットがそれぞれ
ッルー及び補数データ・ライン112・114上で同極
性の場合(エラー状態)はエラー・ロジックがそれをエ
ラーと認め、すべてのデータを禁止し、メッセージの残
るデータ・ビットを中断して反転する。エラー検知は排
他的オア・ゲート310で行なわれ、すべてのエラー検
知に応答して出力を発生し、その出力はオア・ゲート3
12の入力に接続される。オア・ゲート312において
は、メッセージ・エラー検知信号及び3ビット・パリテ
ィ・エラー信号がオア・ゲートされる。そのため、オァ
・ゲートの出力はメッセージ転送エラーか、又はパリテ
ィ検知回路314から派生されるパリティ・エラーのい
ずれかを表わすことになる。前述したエラー状態におい
ては、ェフー・ラツチ・フリツプ・フロツブ316は受
信データの速度でタイミング制御器318でクロックさ
れ、反対極性(補数極性)にセットされる。入橘数デー
タは半ビットだけ遅らされ、アンド・ゲ−ト320を介
してインタフェース・〇ジツク304の制御に従いクロ
ックされ、ェフ−・ラッチ316の出力が接続されてい
る他の入力を有する排他的オア・ゲート322において
帰還データ入力を成形する。オア・ゲート322の出力
はエラー状態の設定を表わし(ラッチ316のリセツト
により惨正されるまで)、送信機210,216からの
送信はキャラクタ送信時間の終りで停止し、プログラム
割込を発生し、コンピュータAに送信エラー状態を発信
する。エラーしたデータ・キャラクタは正しい送信を受
けるために所定回数の送信が試みられる。更に、送信コ
ンピュータ(コンピュータA)がエラー状態の設定の検
知、すなわち帰還データ受信機218は受信コンピュー
タで発生したエラーを発生させる。送信エラー・ロジッ
クは補数データを受信コンビユー外こおいてエラー状態
を発生しているトルー・データと極性を−致させる。帰
還デー外ま排他的オア・ゲート220においてゲートさ
れるが、ゲート220のもう1方の入力には送信前にマ
ルチプレクサ206及び1ビット遅延回路222を介し
て1ビット遅延されたトルー・データが入力される。こ
のようにオア・ゲート220は比較器として機能し、そ
の出力は送信エラー検知ラツチ224によってサンプル
される。ラッチ224は簡単なJKフリツプ・フロツプ
から成り、その出力ライン227は送信制御ロジック2
12に接続されて送信禁止信号を発生させる。更に、排
他的オア・ゲート220は補数データ送信機216によ
る送信前のデータをオアして転送サイクルの残りに対す
る送信エラー設定装置として動作する。タイミング制御
器214,318は送信機部及び受信機部で構成される
各ロジック機能の必要なタイミング制御の作用を提供す
る。タイミング制御214へ供給されるクロツクと同一
の入力クロツク(250KHZ)はそれぞれデータ送信
機及び受信機クロック215,325として使用され、
次いでタイミング制御318によって使用される。割込
条件は次の事項から成立する。■ 送信機データ割込 最後のキャラクタを除き、送信機がデータ・キャラクタ
の送信を終ったときまでに送信中のエラーが検知されな
かったとき‘B’送信機プログラム割込 送信されたデータ・キャラクタが最後のワードであるか
、エラー状態が検知されたとき‘C} 受信機データ割
込 受信機が完全なデータ・キャラクタを受信し、エラーが
検知されなかったことを認めたとき‘D} 受信機プロ
グラム割込 送信されたデータ・キャラクタが最後のワード・ビット
であった(受信機データ割込後)とき前述のエラー検知
ラッチ224及びデータ遅延フリッブ・フロップ222
は各ビットが送信されるときに、遅延装置222に入力
され現に送信されるビットの状態をェネーブルにする。
これは同一ビットが帰還データ・ライン量16を介して
送信機へ返還されたときに受信機で発生した遅延を補償
する。排他的オア。ゲート220への帰還データ・ビッ
トと遅延装置222への出力とが同一極性でない場合は
エラー・ラッチ224がセットされ、その後の補数デー
タ・ライン亀亀母のデータ送信はライン112のデータ
と同一極性のデータを送信させる。すなわち、エラー状
態の設定である。受信機及び送信機両ロジックにおいて
、前述したような送信エラーがチェックされ、受信機の
パリティ検知器314がパリティ。
送信機へ返還されたときに受信機で発生した遅延を補償
する。排他的オア。ゲート220への帰還データ・ビッ
トと遅延装置222への出力とが同一極性でない場合は
エラー・ラッチ224がセットされ、その後の補数デー
タ・ライン亀亀母のデータ送信はライン112のデータ
と同一極性のデータを送信させる。すなわち、エラー状
態の設定である。受信機及び送信機両ロジックにおいて
、前述したような送信エラーがチェックされ、受信機の
パリティ検知器314がパリティ。
チェックを行なう。同期ェラ−は、又パリティ検知器と
して描かれている受信機ロジックの3ビット位置パター
ン検知器314でチェックされる。同期検知ビット(第
2図のように3ビット)レジスタ302はフルであるが
、あるべき数より1だけ多いシフト又は1だけ少ないシ
フトのように同期をずらして不正に負荷されているとき
にエラーの表示を行なう。ステータス・ビット・レジス
タ217はソフトウェア制御のもとにソフトウェア・エ
ラーのチェックを通知するためのステータス・ビットを
提供する。処理装置インターフェース制御ロジック30
4,212はソフトウェア制御コンディショニング・ロ
ジック及び割込制御ロジックを含む。
して描かれている受信機ロジックの3ビット位置パター
ン検知器314でチェックされる。同期検知ビット(第
2図のように3ビット)レジスタ302はフルであるが
、あるべき数より1だけ多いシフト又は1だけ少ないシ
フトのように同期をずらして不正に負荷されているとき
にエラーの表示を行なう。ステータス・ビット・レジス
タ217はソフトウェア制御のもとにソフトウェア・エ
ラーのチェックを通知するためのステータス・ビットを
提供する。処理装置インターフェース制御ロジック30
4,212はソフトウェア制御コンディショニング・ロ
ジック及び割込制御ロジックを含む。
両処理装置は自己のデータ処理装置間通信インタフェー
ス、すなわち送信・受信及び空モードの状態の完全な制
御下におかれる。更に、処理装置インタフェース制御器
304,212はそれぞれの親処理装置への入出力(1
/0)割込を行使するに必要なロジックを含む。受信器
300,308,325,218はフェーレツト・パッ
カード(HewlettPackard)社の部品番号
HP4351のような単一体のゲインより少いもののオ
プティカル・カプラから成ることが望ましい。
ス、すなわち送信・受信及び空モードの状態の完全な制
御下におかれる。更に、処理装置インタフェース制御器
304,212はそれぞれの親処理装置への入出力(1
/0)割込を行使するに必要なロジックを含む。受信器
300,308,325,218はフェーレツト・パッ
カード(HewlettPackard)社の部品番号
HP4351のような単一体のゲインより少いもののオ
プティカル・カプラから成ることが望ましい。
送信機210,216,215,324は受信機側で再
び対称となるような非対称波形の送信のためにトランジ
スタ・スイッチ及び電流源として作用する1段ェミッタ
・フオロワが望ましい。データ転送システムの両側(送
信機及び受信機)は等しく送信されたエラーの検知及び
修正を行なう能力を有し、前述の2重データ転送方式に
よりビット8バィ・ビットで検知し、キャラクタ・バイ
・キヤラクタに修正する。オプテイカル・カプラの使用
はそれぞれの処理装置間の電気的絶縁を提供し、明らか
に前述したエラー検知及び修正方式は特に通信システム
に望ましいものであり、データ。ブロックごとのキャラ
クタの数は可変であり「 ここで述べたエラー検知修正
方式はフロック長及び転送速度とは無関係である。以上
述べたこの発明の実施例から、この発明の目的及び効果
は十分達成されたことがわかる。
び対称となるような非対称波形の送信のためにトランジ
スタ・スイッチ及び電流源として作用する1段ェミッタ
・フオロワが望ましい。データ転送システムの両側(送
信機及び受信機)は等しく送信されたエラーの検知及び
修正を行なう能力を有し、前述の2重データ転送方式に
よりビット8バィ・ビットで検知し、キャラクタ・バイ
・キヤラクタに修正する。オプテイカル・カプラの使用
はそれぞれの処理装置間の電気的絶縁を提供し、明らか
に前述したエラー検知及び修正方式は特に通信システム
に望ましいものであり、データ。ブロックごとのキャラ
クタの数は可変であり「 ここで述べたエラー検知修正
方式はフロック長及び転送速度とは無関係である。以上
述べたこの発明の実施例から、この発明の目的及び効果
は十分達成されたことがわかる。
第1図はこの発明の実施に使用するコンピュータ闇通信
システムの簡略化したブロック線図、第2図は代表的な
処理装置間のデータ・ワード。 フオーマット図、第3図はこの発明に従って他のデータ
処理装置へデータを接続するためのデータ送信回路のブ
ロック配線図、第4図は第3図のデータ送信回路によっ
て送信されたデータを受信するためのデータ受信回路の
ブロック配線図である。100,106・…・・1次及
び2次処理装置、102,108・・・・・・プロセッ
サ間送信論理回路、104,110・・・・・・プロセ
ッサ間受信論理回路、204・・・…並列、直列レジス
タ、206・・・・・・マルチプレクサ、212……送
信制御ロジック、210,216・・・・・・ッルー、
及び補数データ送信機、214・・・・・・タイミング
制御、218・・・・・・・・・返送データ受信機、2
20,230・・・・・・排他的オア・ゲート、222
・・…・1ビット遅延装置、224・・・…エラー検知
ラッチ、226・・・・・・パリティ発生器、228・
・…・3ビット位置ゲート、300,308・・・・・
・ッルー、及び補数データ受信機、302・・・・・・
直列・並列受信機レジスタ、304・・・…受信制御ロ
ジック、314…・・・3ビット位置パリティ検知、3
16……ヱフー・ラツチ、318……タイミング制御、
320……アンド・ゲート、324・・・・・・返還デ
ータ送信機、325・・・・・・クロック受信機。FI
G.l FIG.2 FIG.3 FIG.4
システムの簡略化したブロック線図、第2図は代表的な
処理装置間のデータ・ワード。 フオーマット図、第3図はこの発明に従って他のデータ
処理装置へデータを接続するためのデータ送信回路のブ
ロック配線図、第4図は第3図のデータ送信回路によっ
て送信されたデータを受信するためのデータ受信回路の
ブロック配線図である。100,106・…・・1次及
び2次処理装置、102,108・・・・・・プロセッ
サ間送信論理回路、104,110・・・・・・プロセ
ッサ間受信論理回路、204・・・…並列、直列レジス
タ、206・・・・・・マルチプレクサ、212……送
信制御ロジック、210,216・・・・・・ッルー、
及び補数データ送信機、214・・・・・・タイミング
制御、218・・・・・・・・・返送データ受信機、2
20,230・・・・・・排他的オア・ゲート、222
・・…・1ビット遅延装置、224・・・…エラー検知
ラッチ、226・・・・・・パリティ発生器、228・
・…・3ビット位置ゲート、300,308・・・・・
・ッルー、及び補数データ受信機、302・・・・・・
直列・並列受信機レジスタ、304・・・…受信制御ロ
ジック、314…・・・3ビット位置パリティ検知、3
16……ヱフー・ラツチ、318……タイミング制御、
320……アンド・ゲート、324・・・・・・返還デ
ータ送信機、325・・・・・・クロック受信機。FI
G.l FIG.2 FIG.3 FIG.4
Claims (1)
- 【特許請求の範囲】 1 第1のデータ処理装置から第2のデータ処理装置へ
第1のラインを直列にビツト・バイ・ビツトでデータを
送信し; 送信に先立ち前記データをビツト・バイ・ビ
ツトに反転して反転データを発生し; 前記反転データ
を前記第2のデータ処理装置へ前記データと同時に第2
のライン上をビツト・バイ・ビツトに補数データとして
送信し; 前記第2のデータ処理装置において、前記デ
ータを前記反転データとその極性をビツト・バイ・ビツ
トで比較し; 前記比較されたデータと前記反転データ
とが同一極性の場合、前記送信されたデータから反転し
たデータを前記第2のデータ処理装置から前記第1のデ
ータ処理装置へ返還することにより前記第1のデータ処
理装置にエラー状態を発生する各工程から成り、前記デ
ータが前記第1のデータ処理装置から前記第2のデータ
処理装置へ転送される際にデータ送信エラーを検知する
ための方法。 2 第1及び第2のデータ処理装置と; 前記第1のデ
ータ処理装置から前記第2のデータ処理装置へデータを
直列に送信するための装置と; 前記第1のデータ処理
装置から前記第2のデータ処理装置へ直列に補数データ
を同時に送信するための装置と; 前記送信されたデー
タと前記送信された補数データとをビツト・バイ・ビツ
トで比較し、前記送信されたデータと前記送信された補
数データとの比較の結果示された前記送信されたデータ
と同一極性か又は反対極性を持つ前記送信されたデータ
を前記第2の処理装置から前記第1の処理装置へビツト
・バイ・ビツトで返信する装置を含む前記第2のデータ
処理装置と共同するエラー検知装置とから成るデータ通
信システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/697,796 US4070648A (en) | 1976-06-18 | 1976-06-18 | Computer to computer communication system |
US697796 | 1976-06-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS52155934A JPS52155934A (en) | 1977-12-24 |
JPS602813B2 true JPS602813B2 (ja) | 1985-01-24 |
Family
ID=24802575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52068046A Expired JPS602813B2 (ja) | 1976-06-18 | 1977-06-10 | コンピュ−タ間通信方法及びそのシステム |
Country Status (5)
Country | Link |
---|---|
US (1) | US4070648A (ja) |
JP (1) | JPS602813B2 (ja) |
CA (1) | CA1092711A (ja) |
DE (1) | DE2727533C3 (ja) |
GB (1) | GB1532753A (ja) |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4270168A (en) * | 1978-08-31 | 1981-05-26 | United Technologies Corporation | Selective disablement in fail-operational, fail-safe multi-computer control system |
JPS5837736B2 (ja) * | 1979-09-04 | 1983-08-18 | ファナック株式会社 | 直列デ−タ伝送方式 |
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JPS59112748A (ja) * | 1982-12-06 | 1984-06-29 | Fujitsu Ltd | デ−タ送受信システム |
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