JPS62122432A - 直列データ転送におけるエラーチェック装置 - Google Patents
直列データ転送におけるエラーチェック装置Info
- Publication number
- JPS62122432A JPS62122432A JP60263124A JP26312485A JPS62122432A JP S62122432 A JPS62122432 A JP S62122432A JP 60263124 A JP60263124 A JP 60263124A JP 26312485 A JP26312485 A JP 26312485A JP S62122432 A JPS62122432 A JP S62122432A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- transferred
- side register
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07G—REGISTERING THE RECEIPT OF CASH, VALUABLES, OR TOKENS
- G07G1/00—Cash registers
- G07G1/12—Cash registers electronically operated
- G07G1/14—Systems including one or more distant stations co-operating with a central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/08—Payment architectures
- G06Q20/20—Point-of-sale [POS] network systems
- G06Q20/202—Interconnection or interaction of plural electronic cash registers [ECR] or to host computer, e.g. network details, transfer of information from host to ECR or from ECR to ECR
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/14—Arrangements for detecting or preventing errors in the information received by using return channel in which the signals are sent back to the transmitter to be checked ; echo systems
Landscapes
- Business, Economics & Management (AREA)
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- General Physics & Mathematics (AREA)
- Accounting & Taxation (AREA)
- General Business, Economics & Management (AREA)
- Strategic Management (AREA)
- Finance (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
- Detection And Correction Of Errors (AREA)
- Cash Registers Or Receiving Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえば電子成金ｉ！登録はのシステムにお
いて、ある金ｉ登録磯から他の金銭登録数に直列にデー
タを転送する際、転送されたデータにエラーが発生１．
でいるかどうかをチェックする方式に関する。
いて、ある金ｉ登録磯から他の金銭登録数に直列にデー
タを転送する際、転送されたデータにエラーが発生１．
でいるかどうかをチェックする方式に関する。
背景技術
電子式金銭登録ｆｉ（以下金銭登録機と略称する）を複
数用いたシステムにおいて、ある金銭登録（戊から他の
金銭登録機にデータを伝送するに当たり、従来では送信
側金銭登録機に設けられた送信用レジスタが、受信用金
銭登録機に設けられた受信用レジスタにデータを直列に
転送していた。この転送されたデータが受信側に誤りな
く転送されたがどうかに関して、エラーチェックを行な
う必要がある。このエラーチェックは下記のように行な
われる。すなわち、受信側の金銭登録機では一旦受信し
たデータを送信側の金銭登録機に設けられた受信用レジ
スタに送り、送４３側金銭登ｊｉ磯の送信用レジスタに
よって、前記受信側金銭登録機に転送したデータと、送
信側金銭登１１磯における受信側金銭登録機からの前記
転送されたデータとを比較していた。
数用いたシステムにおいて、ある金銭登録（戊から他の
金銭登録機にデータを伝送するに当たり、従来では送信
側金銭登録機に設けられた送信用レジスタが、受信用金
銭登録機に設けられた受信用レジスタにデータを直列に
転送していた。この転送されたデータが受信側に誤りな
く転送されたがどうかに関して、エラーチェックを行な
う必要がある。このエラーチェックは下記のように行な
われる。すなわち、受信側の金銭登録機では一旦受信し
たデータを送信側の金銭登録機に設けられた受信用レジ
スタに送り、送４３側金銭登ｊｉ磯の送信用レジスタに
よって、前記受信側金銭登録機に転送したデータと、送
信側金銭登１１磯における受信側金銭登録機からの前記
転送されたデータとを比較していた。
発明がｈマ決しようとする問題点
このような従来技術の金ｉ１登１Ｐ１１システムの工ラ
ーチェック方式では、送信ｇＡ金銭登録磯から受信側金
銭登録機に一旦データを転送した後に、受信側合ｆｌ登
録機から受信側金銭登録を茂において受信したデータを
、送信側金銭登録機に転送してエラーチェックを（テな
うという二度のデータ転送動（ヤを行なう必要があった
。したがって、送信側金銭登録機から受信側金銭登録機
へのデータの転送速度が、エラーチェックを行なわない
場合と比較して１″−減していた。
ーチェック方式では、送信ｇＡ金銭登録磯から受信側金
銭登録機に一旦データを転送した後に、受信側合ｆｌ登
録機から受信側金銭登録を茂において受信したデータを
、送信側金銭登録機に転送してエラーチェックを（テな
うという二度のデータ転送動（ヤを行なう必要があった
。したがって、送信側金銭登録機から受信側金銭登録機
へのデータの転送速度が、エラーチェックを行なわない
場合と比較して１″−減していた。
本発明のＵ的は、データの転送速度を低減することなく
伝送データのエラーチェックを行なうことがでさる直列
データ転送におけるエラーチェック方式を提供すること
である。
伝送データのエラーチェックを行なうことがでさる直列
データ転送におけるエラーチェック方式を提供すること
である。
問題点を解決するための手段
本発明は、送信側レジスタと受４３ ｇＡＬ’ノスタと
をリング状に直列に接続し、 送信側レジスタのデータを直列に受信側レジスタに転送
すると同時に、受信側レジスタのデータをｘ＜’ｉ制レ
しスタに直列に転送し、送信側レジスタから１回前の転
送時に転送されたデータと、前記受信側レジスタから送
信側レジスタに転送されたデータとを比較することを特
徴とｒる直列データ転送におけるエラーチェック方式で
ある。
をリング状に直列に接続し、 送信側レジスタのデータを直列に受信側レジスタに転送
すると同時に、受信側レジスタのデータをｘ＜’ｉ制レ
しスタに直列に転送し、送信側レジスタから１回前の転
送時に転送されたデータと、前記受信側レジスタから送
信側レジスタに転送されたデータとを比較することを特
徴とｒる直列データ転送におけるエラーチェック方式で
ある。
作 用
送信用レジスタから受信用レジスタにデータを転送する
と同時に、受信用レジスタにストアされているデータが
、送信用レジスタに転送される。
と同時に、受信用レジスタにストアされているデータが
、送信用レジスタに転送される。
送信用レジスタでは、１回前の転送時に受信用レジスタ
に転送されたデータと、前記受信用レジスタから送信用
レジスタに転送されたデータとの比較が行なわれ、エラ
ーチェックが行なわれる。すなわち、送信用レジスタか
らのデータを受信用レジスタに伝送する速度は、前述の
従来技術のように半減することはなく、エラーチェック
を行なうことができる。
に転送されたデータと、前記受信用レジスタから送信用
レジスタに転送されたデータとの比較が行なわれ、エラ
ーチェックが行なわれる。すなわち、送信用レジスタか
らのデータを受信用レジスタに伝送する速度は、前述の
従来技術のように半減することはなく、エラーチェック
を行なうことができる。
実施例
第１図は本発明の一実施例の構成を示すブロック図であ
る１本発明の構成は、相互に同様の構成を有する複数の
電子式金銭Ｒ！ｉ磯（以下金銭登録はと略称する）を含
み、本実施例においては、送信側金銭登録機１と受信側
金銭登録機２とからなる。これらの金ｕ４登録（蔑１．
２には、同一の同期クロック信号ＣＫが与えられ、両者
は共に同期して動作する。
る１本発明の構成は、相互に同様の構成を有する複数の
電子式金銭Ｒ！ｉ磯（以下金銭登録はと略称する）を含
み、本実施例においては、送信側金銭登録機１と受信側
金銭登録機２とからなる。これらの金ｕ４登録（蔑１．
２には、同一の同期クロック信号ＣＫが与えられ、両者
は共に同期して動作する。
送ｒ′３１ＩＩＩＩ金銭登録機１には、たとえばマイク
ロコンピュータなどによって実現される中央処理装置（
ＣＰ Ｕと略称する）３が備えられる。このＣＰＵ３と
、たとえば８ビツトのデータバス４を介して、たとえば
８ビ／トの容量を有する送信側シフトレジスタ５が接続
され、ＣＰＵ３との間でたとえば８ピントの信号を並列
的に伝送する。また、ＣＰＵ３には、少なくとも送１：
１ｌｌｌｌン７）レジスタ５のストア内容をストアす
ることができるメモリ容量を有するメモリ６と、カウン
タ７とが設（すられる。
ロコンピュータなどによって実現される中央処理装置（
ＣＰ Ｕと略称する）３が備えられる。このＣＰＵ３と
、たとえば８ビツトのデータバス４を介して、たとえば
８ビ／トの容量を有する送信側シフトレジスタ５が接続
され、ＣＰＵ３との間でたとえば８ピントの信号を並列
的に伝送する。また、ＣＰＵ３には、少なくとも送１：
１ｌｌｌｌン７）レジスタ５のストア内容をストアす
ることができるメモリ容量を有するメモリ６と、カウン
タ７とが設（すられる。
これ以降、本実施例の現明において、ＣＰＵ３と送イを
側シフトレジスタ５との間で相互に転送される８ビツト
ごとの信号を１キヤラクタと称する。
側シフトレジスタ５との間で相互に転送される８ビツト
ごとの信号を１キヤラクタと称する。
受信側金銭登録磯２ち、送信用金銭登録機１に閃して上
述しｐ、構成と同様の（３成を有し、ＣＰＵ８と、これ
にデータバス９によって接続された受信側シフトレジス
タ１０と、ＣＰＵ８に備えられるメモリ１１とカウンタ
１２とを含む、また、送信側シフトレジスタ５と受信側
シフトレジスタ１０とは、それぞれデータライン７１．
、＋９２１こよってリング状に接続される。
述しｐ、構成と同様の（３成を有し、ＣＰＵ８と、これ
にデータバス９によって接続された受信側シフトレジス
タ１０と、ＣＰＵ８に備えられるメモリ１１とカウンタ
１２とを含む、また、送信側シフトレジスタ５と受信側
シフトレジスタ１０とは、それぞれデータライン７１．
、＋９２１こよってリング状に接続される。
第２図はｒ：Ａ１図の構成に上って実現されるデータの
転送動（ヤの概略を示すタイミングチャートであり、Ｐ
ｔ５３図は１１「記データの転送動１ヤを示すフローチ
ャートであゐ。ｆｊＳＩ ｌ７１− ｔｊＳ３図を参照
して、第１図の構成によるデータ転送動作について現明
する。第３図のステップ＋ｎ １ では、転送動作を
開始するかどうかの１゛り断が行なわれ、第１図に示す
入力信号が整送開始を表わすイご号となり、送信側およ
び受イご側金銭登録磯１．２にり、えられるまで待ち状
態を継続する。入力信号として転送開始信号が与えられ
ると、処理はステップ＋１１２ に移り、シフトレジ
スタ５，１０、メモリ６．１１およびカウンタ７．１２
の初期化が行なわれ、内容がクリアされる。
転送動（ヤの概略を示すタイミングチャートであり、Ｐ
ｔ５３図は１１「記データの転送動１ヤを示すフローチ
ャートであゐ。ｆｊＳＩ ｌ７１− ｔｊＳ３図を参照
して、第１図の構成によるデータ転送動作について現明
する。第３図のステップ＋ｎ １ では、転送動作を
開始するかどうかの１゛り断が行なわれ、第１図に示す
入力信号が整送開始を表わすイご号となり、送信側およ
び受イご側金銭登録磯１．２にり、えられるまで待ち状
態を継続する。入力信号として転送開始信号が与えられ
ると、処理はステップ＋１１２ に移り、シフトレジ
スタ５，１０、メモリ６．１１およびカウンタ７．１２
の初期化が行なわれ、内容がクリアされる。
ユニで第２図（１）はメモリ６のストア内容を、第２図
（２）は送信側シフトレジスタ５のストア内容を、ｆｊ
Ｓ２図（３）は受信側シフトレジスタ１０のストア内容
を、第２１７１（４’）はメモリ１１のストア内容をそ
れぞれ示す。また、前記初期化動作以降において、カウ
ンタ７．１２のカウント値をｎで表わし、本実施例にお
いてＣＰＵ ３がエラーチェックを行なうデータは、キ
ャラクタＤ １ｔＤ２＋・・・１Ｄｎｔ・・・＋ＤＮ
である。すなわち処ｒＩＪ、される最大キャラクタ数
はＮであり、カウンタ７０．１２のカラン） （＋＋’
［ｎ と、当該時点で処理されているキャラクタを示す
記号りの前記添字ｎとは一致する。また第２図に示すキ
ャラクタＤ０は、後述されるように第１回目す３よび第
Ｎ回目のデータ処理において、第１番口と第Ｎ番目のキ
ャラクタＤ Ｉ ＊ Ｄ Ｎを、受信側シフトレジスタ
１０から送信側シフトレジスタ５に転送する動作を行な
わせるための制御用の任意の内容の８ビツトデータであ
る。
（２）は送信側シフトレジスタ５のストア内容を、ｆｊ
Ｓ２図（３）は受信側シフトレジスタ１０のストア内容
を、第２１７１（４’）はメモリ１１のストア内容をそ
れぞれ示す。また、前記初期化動作以降において、カウ
ンタ７．１２のカウント値をｎで表わし、本実施例にお
いてＣＰＵ ３がエラーチェックを行なうデータは、キ
ャラクタＤ １ｔＤ２＋・・・１Ｄｎｔ・・・＋ＤＮ
である。すなわち処ｒＩＪ、される最大キャラクタ数
はＮであり、カウンタ７０．１２のカラン） （＋＋’
［ｎ と、当該時点で処理されているキャラクタを示す
記号りの前記添字ｎとは一致する。また第２図に示すキ
ャラクタＤ０は、後述されるように第１回目す３よび第
Ｎ回目のデータ処理において、第１番口と第Ｎ番目のキ
ャラクタＤ Ｉ ＊ Ｄ Ｎを、受信側シフトレジスタ
１０から送信側シフトレジスタ５に転送する動作を行な
わせるための制御用の任意の内容の８ビツトデータであ
る。
次にステップ「１３ では、ＣＰＵ３に入力されたデ
ータに関連して得られたキャラクタＤｎ（現処理時点で
はｎ＝１）を、送信側シフトレジスタ５にストアする。
ータに関連して得られたキャラクタＤｎ（現処理時点で
はｎ＝１）を、送信側シフトレジスタ５にストアする。
このときメモリ６、受信側シフトレジスタ１０およびメ
モリ１１は、前述したように初期化されたままであり、
任意のキャラクタＤ。がス）アされている。この状態は
第２図の期間Ｔ１で示される。
モリ１１は、前述したように初期化されたままであり、
任意のキャラクタＤ。がス）アされている。この状態は
第２図の期間Ｔ１で示される。
次にステップ晴４ では、カランタフの内容を＋１イン
クリメントする。すなわち、カウンタ７の内容■を知る
ことによって、送信側シフトレジスタ５にＣＰＵ３から
最も新しく与えられたキ１ラクタＤｎを知ることができ
る。
クリメントする。すなわち、カウンタ７の内容■を知る
ことによって、送信側シフトレジスタ５にＣＰＵ３から
最も新しく与えられたキ１ラクタＤｎを知ることができ
る。
次にステップ−５では、送信側シフトレジスタ５にス）
７されていたキャラクタの受信側シフトレジスタ１０へ
の転送が行なわれる。この転送動作は、たとえば直列的
に行なわれる。ここで受（ゴ側シフトレジスタ１０にス
トアされていたキャラクタＤ０は、ライン１２を介して
送信側シフトレジスタ５側に転送され、再びストアされ
る。またメモリ１１には、前記キャラクタＤ、がストア
される。この状態は第２図の期間Ｔ２で示される。
７されていたキャラクタの受信側シフトレジスタ１０へ
の転送が行なわれる。この転送動作は、たとえば直列的
に行なわれる。ここで受（ゴ側シフトレジスタ１０にス
トアされていたキャラクタＤ０は、ライン１２を介して
送信側シフトレジスタ５側に転送され、再びストアされ
る。またメモリ１１には、前記キャラクタＤ、がストア
される。この状態は第２図の期間Ｔ２で示される。
また、前記シフ）レジスタ５ｔ １０間のキャラクタの
直列転送に関して、同期クロック信号ＣＫの１クロツク
ごとに１ピツ（の転送が行なわれるようにしてもよい。
直列転送に関して、同期クロック信号ＣＫの１クロツク
ごとに１ピツ（の転送が行なわれるようにしてもよい。
ステップ＋６０では、キャラクタＤ 、、Ｄ 、の転送
が終了したかどうかが１゛１断され、終了していなけれ
ばステップ＋ｏ５ に戻って転送動作を継続する。ス
テップ＋ａ６ において転送が終了したことが判断さ
れれば、カウンタ７の値１１が調べられ、この値が１で
あれば、送信側シフトレジスタ５に現在ストアされてい
るキーラクタは、エラーチェックの対象とならない任意
の無意味なデータであるキャラクタＤ。なので、ステッ
プｌ１１８では、このキャラクタＤ。に肘してエラーチ
ェック処理を行なうことなく、いわばデータを読み捨て
る。
が終了したかどうかが１゛１断され、終了していなけれ
ばステップ＋ｏ５ に戻って転送動作を継続する。ス
テップ＋ａ６ において転送が終了したことが判断さ
れれば、カウンタ７の値１１が調べられ、この値が１で
あれば、送信側シフトレジスタ５に現在ストアされてい
るキーラクタは、エラーチェックの対象とならない任意
の無意味なデータであるキャラクタＤ。なので、ステッ
プｌ１１８では、このキャラクタＤ。に肘してエラーチ
ェック処理を行なうことなく、いわばデータを読み捨て
る。
この後、処理はふたた゛びステップＩＩ＋３ に戻り
、シフトレジスタ５をクリアしてキャラクタＤ、をスト
アする。このとき、ＣＩ’ ｔＪ ３のメモリ６には１
つ前の添字番号を有するキャラクタＤ、がストアされる
。また、シフトレジスタ１０およびメモリ１１には、前
述したようにキャラクタＤ１がストアされている。この
状態は第２図の期間Ｔ３で示される。
、シフトレジスタ５をクリアしてキャラクタＤ、をスト
アする。このとき、ＣＩ’ ｔＪ ３のメモリ６には１
つ前の添字番号を有するキャラクタＤ、がストアされる
。また、シフトレジスタ１０およびメモリ１１には、前
述したようにキャラクタＤ１がストアされている。この
状態は第２図の期間Ｔ３で示される。
ステップ＋ｓ ４ ではカウンタ７が＋１インクリメ
ントされ、すなわちカウンタ値１１＝２となる。次にス
テップＩ１１５ にｔＪいて、送信側シフトレジスタ
５から受信側シフトレジスタ１０に、前述したような動
作によってデータ転送が行なわれ、ステップ請６ にお
いて転送が終了していることが明らかになれば、カウン
タ７の値が１であるかどうかを調べられる。このとき送
信側シフトレジスタ５にストアされていたキャラクタＤ
２は、受信側シフトレジスタ１０１：転送され、受信側
シフトレジスタ１０にストアされていたキャラクタＤ１
は、ラインノ２を介してふたたび送信側シフトレジスタ
５にストアされている。また、ＣＰＵ８のメモリ１１に
は受信側シフトレジスタ１０にストアされたキャラクタ
Ｄ２がストアされる。一方、ＣＰＵ ３のメモリ６には
、前述したように、１つ前のキャラクタＤ、がストアさ
れている。この状態は、第２図の期ＩＩＩＩＴ４で示さ
れる。
ントされ、すなわちカウンタ値１１＝２となる。次にス
テップＩ１１５ にｔＪいて、送信側シフトレジスタ
５から受信側シフトレジスタ１０に、前述したような動
作によってデータ転送が行なわれ、ステップ請６ にお
いて転送が終了していることが明らかになれば、カウン
タ７の値が１であるかどうかを調べられる。このとき送
信側シフトレジスタ５にストアされていたキャラクタＤ
２は、受信側シフトレジスタ１０１：転送され、受信側
シフトレジスタ１０にストアされていたキャラクタＤ１
は、ラインノ２を介してふたたび送信側シフトレジスタ
５にストアされている。また、ＣＰＵ８のメモリ１１に
は受信側シフトレジスタ１０にストアされたキャラクタ
Ｄ２がストアされる。一方、ＣＰＵ ３のメモリ６には
、前述したように、１つ前のキャラクタＤ、がストアさ
れている。この状態は、第２図の期ＩＩＩＩＴ４で示さ
れる。
ステップＩ７ でカウンタ７のイ直が調べられるが、
これは前述したようにｎ＝２ となりでおり、処理は
ステップｍ９ に進み、送信側シフトレジスタ５にスト
アされているキャラクタ内容と、メモリ６にストアされ
ているキャラクタ内容との比較処理が行なわれる。この
比較処理は、たとえば双方にストアされているキャラク
タをたとえば十進法または十六進法などに変換し、その
値が等しいかどうかを調べるような処理であってもよい
０次にステップ輸１０ では、この調べられたキャラク
タが一致するがどうかが判断され、一致しなければシフ
）レジスタ５．１０間のライン１１またはラインｆ２を
年するキャラクタの相互転送において、エラーが発生し
ていることになり、ステップ輸１１でＣＰＵ３はＣｒ”
Ｕ８および外部に査定スティタス信号を導出し、処理は
終了釘る。
これは前述したようにｎ＝２ となりでおり、処理は
ステップｍ９ に進み、送信側シフトレジスタ５にスト
アされているキャラクタ内容と、メモリ６にストアされ
ているキャラクタ内容との比較処理が行なわれる。この
比較処理は、たとえば双方にストアされているキャラク
タをたとえば十進法または十六進法などに変換し、その
値が等しいかどうかを調べるような処理であってもよい
０次にステップ輸１０ では、この調べられたキャラク
タが一致するがどうかが判断され、一致しなければシフ
）レジスタ５．１０間のライン１１またはラインｆ２を
年するキャラクタの相互転送において、エラーが発生し
ていることになり、ステップ輸１１でＣＰＵ３はＣｒ”
Ｕ８および外部に査定スティタス信号を導出し、処理は
終了釘る。
前記ステップ＋ａｌＯで両キャラクタが一致しているこ
とが確認されると、ＣＩ’Ｕ３はｌｌＪ’定スティタス
信号をＣＩ’Ｕ８および外部に導出し、したがってＣＰ
Ｕ ８はこのときメモリ１１にストアされているキャラ
クタＤ、が、正しく受信側シフトレジスタ１０に転送さ
れたものとして、これを読取る。
とが確認されると、ＣＩ’Ｕ３はｌｌＪ’定スティタス
信号をＣＩ’Ｕ８および外部に導出し、したがってＣＰ
Ｕ ８はこのときメモリ１１にストアされているキャラ
クタＤ、が、正しく受信側シフトレジスタ１０に転送さ
れたものとして、これを読取る。
次に処理はステップｍ１３ に移り、第１図の送信側
シフトレジスタ５から受信側シフトレジスタ１０へのデ
ータ伝送の回数値ｎが、Ｎ＋１であるかどうかが１ｉ
Ｉｇｉされる。ｎがＮ＋１以上であれば、処理は終了す
る。転送回数ｎがＮ＋１未満であれば、処理はステ・７
プ輸１４に移り、ｎ＝間であるかどうかが↑す断される
。一方、この時点では転送回数ｎ＝２であり、処理はス
テップ輸３に移り、１１」述した処理が繰り返し行なわ
れる。
シフトレジスタ５から受信側シフトレジスタ１０へのデ
ータ伝送の回数値ｎが、Ｎ＋１であるかどうかが１ｉ
Ｉｇｉされる。ｎがＮ＋１以上であれば、処理は終了す
る。転送回数ｎがＮ＋１未満であれば、処理はステ・７
プ輸１４に移り、ｎ＝間であるかどうかが↑す断される
。一方、この時点では転送回数ｎ＝２であり、処理はス
テップ輸３に移り、１１」述した処理が繰り返し行なわ
れる。
次に第２図の期間Ｔ２（Ｎ−１）で示されるように、キ
ャラクタＤＮを送信側シフトレジスタ５にストアした段
階では、メモリ６．１１および受信側シフトレジスタ１
０にはキャラクタＤＮ−１がストアされている０次にス
テップｍ ４ ではカウンタ７の値ｎ＃’＋１インク
リメントされ、ｎ＝間となる。
ャラクタＤＮを送信側シフトレジスタ５にストアした段
階では、メモリ６．１１および受信側シフトレジスタ１
０にはキャラクタＤＮ−１がストアされている０次にス
テップｍ ４ ではカウンタ７の値ｎ＃’＋１インク
リメントされ、ｎ＝間となる。
ステップ噛５ ではデータ転送が行なわれ、この状態は
、期ｆｌｒｌＴ（２Ｎ−１）で示される。ステップｍ７
ではカウンタ７の値が調べられる。このときｎ：Ｎなの
で、ステップｍ９ において比較処理が行なわれる。
、期ｆｌｒｌＴ（２Ｎ−１）で示される。ステップｍ７
ではカウンタ７の値が調べられる。このときｎ：Ｎなの
で、ステップｍ９ において比較処理が行なわれる。
以下、前述した処理と同様な処理が進行し、ステップｍ
１４においては前記カランタフの値がｎ＝間なので、処
理はステップｌ１１１５ に移り、前記制御用キャラ
クタＤ。を送信側シフトレジスタ５にストアする。この
ときメモリ６．１１および受信側シフトレジスタ１０に
は、キャラクタＤＮがストアされている。この状態は、
第２図の期間Ｔ（２Ｎ＋１）で示される。処理はステッ
プ１４に戻り、力′ンンタ７を＋１インクリメントし、
ｎ−Ｎ ＋ １となる０次にシフトレジスタ５にストア
されている制御キャラクタＤ０が受信側シフトレジスタ
１゜に転送され、シフトレジスタ１０にストアされてい
たキャラクタＤＮは、ライン！２を介して送信側シフト
レジスタ５（ニスドアされる。ここでステップ＋ｎ ７
において、カウンタ７の値はｎ＝Ｎ＋１なので、ステッ
プ彌９ で比較処理が行なわれる。この状態は第２図の
期間Ｔ２（Ｎ＋１）で示される。次にステップ輸１３に
おいてｎ＝Ｎ＋１なので処理が終了する。
１４においては前記カランタフの値がｎ＝間なので、処
理はステップｌ１１１５ に移り、前記制御用キャラ
クタＤ。を送信側シフトレジスタ５にストアする。この
ときメモリ６．１１および受信側シフトレジスタ１０に
は、キャラクタＤＮがストアされている。この状態は、
第２図の期間Ｔ（２Ｎ＋１）で示される。処理はステッ
プ１４に戻り、力′ンンタ７を＋１インクリメントし、
ｎ−Ｎ ＋ １となる０次にシフトレジスタ５にストア
されている制御キャラクタＤ０が受信側シフトレジスタ
１゜に転送され、シフトレジスタ１０にストアされてい
たキャラクタＤＮは、ライン！２を介して送信側シフト
レジスタ５（ニスドアされる。ここでステップ＋ｎ ７
において、カウンタ７の値はｎ＝Ｎ＋１なので、ステッ
プ彌９ で比較処理が行なわれる。この状態は第２図の
期間Ｔ２（Ｎ＋１）で示される。次にステップ輸１３に
おいてｎ＝Ｎ＋１なので処理が終了する。
以上のように、送信側シフトレジスタ５と受信側シフト
レジスタ１０とをリング状に接続した枯戊を用いて、送
信側シフトレジスタ５がら受信側シフ）レジスタ１０へ
のデータ転送と、受信側シフトレジスタ１０がら送信側
シフトレジスタ５へのデータの転送とを同時にイテない
、送信側シフトレジスタ５に戻されたキャラクタに閃し
て、このデータのエラーチェックを同時に行なうように
した。したがって、第１図示のような構成をａする電子
式金銭登録磯システムにおいて、処理速度を低下させる
、二となくエラーチェックを行なうことができる。
レジスタ１０とをリング状に接続した枯戊を用いて、送
信側シフトレジスタ５がら受信側シフ）レジスタ１０へ
のデータ転送と、受信側シフトレジスタ１０がら送信側
シフトレジスタ５へのデータの転送とを同時にイテない
、送信側シフトレジスタ５に戻されたキャラクタに閃し
て、このデータのエラーチェックを同時に行なうように
した。したがって、第１図示のような構成をａする電子
式金銭登録磯システムにおいて、処理速度を低下させる
、二となくエラーチェックを行なうことができる。
効 果
以上のように本発明に従えば、送信側レジスタのデータ
を直列に受（５１１１１ルノスタに転送゛Ｙると同時に
、受信側レジスタに転送されてストアされていたデータ
を、送（ｒ ｆｉｌｌｌレジスタに直列に転送する。
を直列に受（５１１１１ルノスタに転送゛Ｙると同時に
、受信側レジスタに転送されてストアされていたデータ
を、送（ｒ ｆｉｌｌｌレジスタに直列に転送する。
送信側レジスタでは、−回前の転送時に受イ５側しノス
タに転送されたデータと、前記受イご側レジスタから転
送されてきたデータとを比較するようにした。したがっ
て、送ｆ３ＩＩＩｌレジスタから受信側レジスタへのデ
ータ転送を行なうと同時に、その１回前の転送時に１３
ける転送されたデータのエラーチェックを、並列的に行
なうことができる。したがって、直列データ伝送におけ
る処ＰＩ！速度を低下させることなく転送されたデータ
のエラーチェックを並列的に行なうことができる。
タに転送されたデータと、前記受イご側レジスタから転
送されてきたデータとを比較するようにした。したがっ
て、送ｆ３ＩＩＩｌレジスタから受信側レジスタへのデ
ータ転送を行なうと同時に、その１回前の転送時に１３
ける転送されたデータのエラーチェックを、並列的に行
なうことができる。したがって、直列データ伝送におけ
る処ＰＩ！速度を低下させることなく転送されたデータ
のエラーチェックを並列的に行なうことができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の構成におけるデータ転送動作を説明する
タイミングチャー）、ｆ：ｔＳ３図は本実施例における
データ転送動作を工明ｒるフローチャートである。 １・・・送信側合′Ｉ９．登り磯、２・・・受信側金銭
登録機、３．８・・・ＣＰＵ、５・・・送信側シフトレ
ジスタ、１０・・・受信側シフトレジスタ 代理人 弁理士 画数 圭一部 第３図
２図は第１図の構成におけるデータ転送動作を説明する
タイミングチャー）、ｆ：ｔＳ３図は本実施例における
データ転送動作を工明ｒるフローチャートである。 １・・・送信側合′Ｉ９．登り磯、２・・・受信側金銭
登録機、３．８・・・ＣＰＵ、５・・・送信側シフトレ
ジスタ、１０・・・受信側シフトレジスタ 代理人 弁理士 画数 圭一部 第３図
Claims (1)
- 【特許請求の範囲】 送信側レジスタと受信側レジスタとをリング状に直列に
接続し、 送信側レジスタのデータを直列に受信側レジスタに転送
すると同時に、受信側レジスタのデータを送信側レジス
タに直列に転送し、 送信側レジスタから１回前の転送時に転送されたデータ
と、前記受信側レジスタから送信側レジスタに転送され
たデータとを比較することを特徴とする直列データ転送
におけるエラーチェック方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263124A JPS62122432A (ja) | 1985-11-22 | 1985-11-22 | 直列データ転送におけるエラーチェック装置 |
| DE19863639609 DE3639609A1 (de) | 1985-11-22 | 1986-11-20 | Einrichtung zur ueberpruefung von datenuebertragungsfehlern, insbesondere bei elektronischen registrierkassen |
| CA000523505A CA1281415C (en) | 1985-11-22 | 1986-11-21 | Electronic cash register system |
| GB8628043A GB2183975B (en) | 1985-11-22 | 1986-11-24 | A system for checking for errors in data transmission |
| US07/474,218 US5051899A (en) | 1985-11-22 | 1990-02-02 | Data transmission error detection in an electronic cash register system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263124A JPS62122432A (ja) | 1985-11-22 | 1985-11-22 | 直列データ転送におけるエラーチェック装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122432A true JPS62122432A (ja) | 1987-06-03 |
| JPH0439929B2 JPH0439929B2 (ja) | 1992-07-01 |
Family
ID=17385152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60263124A Granted JPS62122432A (ja) | 1985-11-22 | 1985-11-22 | 直列データ転送におけるエラーチェック装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5051899A (ja) |
| JP (1) | JPS62122432A (ja) |
| CA (1) | CA1281415C (ja) |
| DE (1) | DE3639609A1 (ja) |
| GB (1) | GB2183975B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3723115C1 (en) * | 1987-07-13 | 1989-03-16 | Telefonbau & Normalzeit Gmbh | Test and measuring device for digital signals |
| US5159684A (en) * | 1989-05-24 | 1992-10-27 | Pitney Bowes Inc. | Data communication interface integrated circuit with data-echoing and non-echoing communication modes |
| US5253270A (en) * | 1991-07-08 | 1993-10-12 | Hal Communications | Apparatus useful in radio communication of digital data using minimal bandwidth |
| US5555438A (en) * | 1991-07-24 | 1996-09-10 | Allen-Bradley Company, Inc. | Method for synchronously transferring serial data to and from an input/output (I/O) module with true and complement error detection coding |
| DE4212319A1 (de) * | 1992-04-13 | 1993-10-14 | Fichtel & Sachs Ag | Steuervorrichtung |
| JPH06131564A (ja) * | 1992-10-20 | 1994-05-13 | Matsushita Electric Ind Co Ltd | 電子式キャッシュレジスタ装置 |
| DE4425254A1 (de) * | 1994-07-16 | 1996-01-18 | Telefunken Microelectron | Datenübertragungsverfahren in einem Echtzeitdatenverarbeitungssystem |
| DE19620885A1 (de) * | 1996-05-23 | 1997-11-27 | Bayerische Motoren Werke Ag | Verfahren zum Aktualisieren von Daten und/oder Parametern eines Steuergeräts in einem Fahrzeug |
| US6204774B1 (en) * | 1997-03-07 | 2001-03-20 | Sharp Kabushiki Kaisha | Method and system of transmitting/receiving service information and receiving apparatus |
| US6785845B2 (en) * | 2001-04-10 | 2004-08-31 | Hewlett-Packard Development Company, L.P. | POS terminal test system and method |
| US7251690B2 (en) * | 2002-08-07 | 2007-07-31 | Sun Microsystems, Inc. | Method and system for reporting status over a communications link |
| JP2008028986A (ja) * | 2006-06-21 | 2008-02-07 | Matsushita Electric Ind Co Ltd | 送信装置、受信装置、送信方法、受信方法及び集積回路 |
| JP5600517B2 (ja) | 2010-08-18 | 2014-10-01 | キヤノン株式会社 | 情報処理装置、情報処理方法、およびプログラム |
| EP2869150A1 (de) * | 2013-10-31 | 2015-05-06 | Siemens Aktiengesellschaft | Anordnung zur seriellen Datenübertragung und Verfahren zum Betrieb |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189154U (ja) * | 1984-05-24 | 1985-12-14 | カルソニックカンセイ株式会社 | デ−タ伝送装置のル−プチエツク回路 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE190393C (ja) * | ||||
| DE698489C (de) * | 1938-01-23 | 1940-11-11 | Wilhelm Duemmler Dipl Ing | Reissschiene mit zur Gerad- bzw. Parallelfuehrung eingerichtetem Fuehrungskopf |
| US2871289A (en) * | 1955-10-10 | 1959-01-27 | Gen Electric | Error-checking system |
| US3008129A (en) * | 1956-07-18 | 1961-11-07 | Rca Corp | Memory systems |
| GB948519A (en) * | 1961-11-10 | 1964-02-05 | Ass Elect Ind | Improvements relating to arrangements for detecting signal transmission errors in telegraph and like systems |
| DE1287603B (ja) * | 1965-03-17 | 1969-01-23 | ||
| DE1255705B (de) * | 1966-01-12 | 1967-12-07 | Telefunken Patent | Schaltungsanordnung zur gesicherten UEbertragung binaercodierter Daten nach dem Echoverfahren |
| US3805234A (en) * | 1972-07-31 | 1974-04-16 | Westinghouse Electric Corp | Digital data transmission system |
| US3868633A (en) * | 1973-12-17 | 1975-02-25 | Us Navy | Block coded communication system |
| US4034195A (en) * | 1975-01-22 | 1977-07-05 | Phillips Petroleum Company | Test apparatus and method |
| US3995258A (en) * | 1975-06-30 | 1976-11-30 | Honeywell Information Systems, Inc. | Data processing system having a data integrity technique |
| US4070648A (en) * | 1976-06-18 | 1978-01-24 | Ncr Corporation | Computer to computer communication system |
| JPS54150907A (en) * | 1978-05-19 | 1979-11-27 | Fujitsu Ltd | Loop test control system |
| US4254409A (en) * | 1978-12-15 | 1981-03-03 | Quality Micro Systems, Inc. | Control system for full line variable height and width character and symbol printing |
| US4266293A (en) * | 1979-06-01 | 1981-05-05 | Farinon Corporation | Protection control unit for a TDM system |
| US4257031A (en) * | 1979-07-18 | 1981-03-17 | The Bendix Corporation | Digital remote control system |
| FR2474226B1 (fr) * | 1980-01-22 | 1985-10-11 | Thomson Csf | Dispositif de test pour enregistreur numerique multipiste |
| DE3043723A1 (de) * | 1980-11-20 | 1982-06-24 | Pfister Gmbh, 8900 Augsburg | Verfahren und vorrichtung zur ueberpruefung der funktionen eines anzeigesystems |
| JPS5983430A (ja) * | 1982-11-05 | 1984-05-14 | Toshiba Corp | シリアル伝送回路 |
| JPS60154082A (ja) * | 1984-01-24 | 1985-08-13 | Tokyo Electric Co Ltd | ドツトプリンタにおけるイタリツク文字印字方法 |
| JPS6174063A (ja) * | 1984-09-18 | 1986-04-16 | Casio Comput Co Ltd | データ処理装置 |
| JPH0751364B2 (ja) * | 1984-12-29 | 1995-06-05 | カシオ計算機株式会社 | 文字出力装置 |
-
1985
- 1985-11-22 JP JP60263124A patent/JPS62122432A/ja active Granted
-
1986
- 1986-11-20 DE DE19863639609 patent/DE3639609A1/de active Granted
- 1986-11-21 CA CA000523505A patent/CA1281415C/en not_active Expired - Lifetime
- 1986-11-24 GB GB8628043A patent/GB2183975B/en not_active Expired
-
1990
- 1990-02-02 US US07/474,218 patent/US5051899A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189154U (ja) * | 1984-05-24 | 1985-12-14 | カルソニックカンセイ株式会社 | デ−タ伝送装置のル−プチエツク回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3639609A1 (de) | 1987-05-27 |
| DE3639609C2 (ja) | 1990-05-23 |
| JPH0439929B2 (ja) | 1992-07-01 |
| GB8628043D0 (en) | 1986-12-31 |
| GB2183975A (en) | 1987-06-10 |
| CA1281415C (en) | 1991-03-12 |
| US5051899A (en) | 1991-09-24 |
| GB2183975B (en) | 1989-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4369516A (en) | Self-clocking data transmission system | |
| JPS62122432A (ja) | 直列データ転送におけるエラーチェック装置 | |
| EP0544964B1 (en) | Store and forward apparatus and method of maintaining integrity of data during storage | |
| US5555548A (en) | Method and apparatus for transferring data between a master unit and a plurality of slave units | |
| NL8020502A (ja) | ||
| JPS602813B2 (ja) | コンピュ−タ間通信方法及びそのシステム | |
| US5524112A (en) | Interface apparatus for transferring k*n-bit data packets via transmission of K discrete n-bit parallel words and method therefore | |
| US5142556A (en) | Data transfer system and method of transferring data | |
| EP0425839B1 (en) | Data processing system channel | |
| US4606022A (en) | Data transmission/reception network system | |
| US6385319B1 (en) | Encoding circuit and method of detecting block code boundary and establishing synchronization between scrambler and descrambler | |
| US4796256A (en) | (MPRT) Mini packet receiver transmitter | |
| JPH05265943A (ja) | シリアルデータ転送装置 | |
| US7085325B2 (en) | Serial interface unit with transmit monitor | |
| JPS60241150A (ja) | デ−タ転送装置 | |
| US6088400A (en) | Receiving device for synchronous serial transmission data | |
| EP0829095B1 (en) | Method and apparatus for reducing latency time on an interface by overlapping transmitted packets | |
| US5347522A (en) | Method and apparatus for detecting pseudo noise pattern for remote loopback test | |
| TWI774295B (zh) | 用於跨場域可編程邏輯閘陣列之資料傳輸控制的方法及相關設備 | |
| JPH04348638A (ja) | データ伝送方法 | |
| JP2845768B2 (ja) | 時刻情報同期化装置 | |
| JPH0865277A (ja) | シリアルデータ伝送方法 | |
| JPH0817367B2 (ja) | データ比較同期式シリアル通信方式 | |
| JPS6361356A (ja) | シリアルデ−タ転送装置 | |
| JPH0581100B2 (ja) |