JPH0439929B2 - - Google Patents
Info
- Publication number
- JPH0439929B2 JPH0439929B2 JP60263124A JP26312485A JPH0439929B2 JP H0439929 B2 JPH0439929 B2 JP H0439929B2 JP 60263124 A JP60263124 A JP 60263124A JP 26312485 A JP26312485 A JP 26312485A JP H0439929 B2 JPH0439929 B2 JP H0439929B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- transferred
- receiving
- transmitting
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 30
- 238000000034 method Methods 0.000 description 17
- 230000005540 biological transmission Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07G—REGISTERING THE RECEIPT OF CASH, VALUABLES, OR TOKENS
- G07G1/00—Cash registers
- G07G1/12—Cash registers electronically operated
- G07G1/14—Systems including one or more distant stations co-operating with a central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/08—Payment architectures
- G06Q20/20—Point-of-sale [POS] network systems
- G06Q20/202—Interconnection or interaction of plural electronic cash registers [ECR] or to host computer, e.g. network details, transfer of information from host to ECR or from ECR to ECR
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/14—Arrangements for detecting or preventing errors in the information received by using return channel in which the signals are sent back to the transmitter to be checked ; echo systems
Landscapes
- Business, Economics & Management (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Accounting & Taxation (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Business, Economics & Management (AREA)
- Strategic Management (AREA)
- Finance (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Information Transfer Systems (AREA)
- Cash Registers Or Receiving Machines (AREA)
- Detection And Correction Of Errors (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえば電子式金銭登録機のシステ
ムにおいて、ある金銭登録機から他の金銭澄録機
に直列にデータが転送する際、転送されたデータ
にエラーが発生しているかどうかをチエツクする
装置に関する。
ムにおいて、ある金銭登録機から他の金銭澄録機
に直列にデータが転送する際、転送されたデータ
にエラーが発生しているかどうかをチエツクする
装置に関する。
背景技術
電子式金銭登録機（以下金銭登録機と略称す
る）を複数用いたシステムにおいて、ある金銭登
録機から他の金銭登録機にデータを転送するに当
たり、従来では送信側金銭登録機に設けられた送
信用レジスタが、受信用金銭登録機に設けられた
受信用レジスタにデータを直列に転送していた。
この転送されたデータが受信側に誤りなく転送さ
れたかどうかに関して、エラーチエツクを行なう
必要がある。このエラーチエツクは下記のように
行なわれる。すなわち、受信側の金銭登録機では
一旦受信したデータを送信側の金銭登録機に設け
られた受信用レジスタに送り、送信側金銭登録機
の送信用レジスタによつて、前記受信側金銭登録
機に転送したデータと、送信側金銭登録機におけ
る受信側金銭登録機からの前記転送されたデータ
とを比較していた。
る）を複数用いたシステムにおいて、ある金銭登
録機から他の金銭登録機にデータを転送するに当
たり、従来では送信側金銭登録機に設けられた送
信用レジスタが、受信用金銭登録機に設けられた
受信用レジスタにデータを直列に転送していた。
この転送されたデータが受信側に誤りなく転送さ
れたかどうかに関して、エラーチエツクを行なう
必要がある。このエラーチエツクは下記のように
行なわれる。すなわち、受信側の金銭登録機では
一旦受信したデータを送信側の金銭登録機に設け
られた受信用レジスタに送り、送信側金銭登録機
の送信用レジスタによつて、前記受信側金銭登録
機に転送したデータと、送信側金銭登録機におけ
る受信側金銭登録機からの前記転送されたデータ
とを比較していた。
発明が解決しようとする問題点
このような従来技術の金銭登録機システムのエ
ラーチエツク方式では、送信側金銭登録機から受
信側金銭登録機に一旦データを転送した後に、受
信側金銭登録機から受信側金銭登録機において受
信したデータを、送信側金銭登録機に転送してエ
ラーチエツクを行なうという二度のデータ転送動
作を行なう必要があつた。したがつて、送信側金
銭登録機から受信側金銭登録機へのデータの転送
速度が、エラーチエツクを行なわない場合と比較
して半減していた。
ラーチエツク方式では、送信側金銭登録機から受
信側金銭登録機に一旦データを転送した後に、受
信側金銭登録機から受信側金銭登録機において受
信したデータを、送信側金銭登録機に転送してエ
ラーチエツクを行なうという二度のデータ転送動
作を行なう必要があつた。したがつて、送信側金
銭登録機から受信側金銭登録機へのデータの転送
速度が、エラーチエツクを行なわない場合と比較
して半減していた。
本発明の目的は、データの転送速度を低減する
ことなく転送データのエラーチエツクを行なうこ
とができる直列データ転送におけるエラーチエツ
ク装置を提供することである。
ことなく転送データのエラーチエツクを行なうこ
とができる直列データ転送におけるエラーチエツ
ク装置を提供することである。
問題点を解決するための手段
本発明は、送信側レジスタ５と受信側レジスタ
１０とをリング状に直列に接続し、 送信側レジスタ５のデータ単位を直列に受信側
レジスタ１０に転送すると同時に、受信側レジス
タ１０のデータ単位を送信側レジスタ５に直列に
転送し、 送信側レジスタ５と受信側レジスタ１０とは、
転送すべき各データ単位D1〜DNのみをストアす
ることができる構成を有し、かつ同期して転送を
行い、 送信側レジスタ５から１回前の転送時に転送さ
れたデータ単位をストアするメモリ６と、 このメモリ６にストアされているストア内容と
前記受信側レジスタ１０から送信側レジスタ５に
転送されたデータ単位とを比較する手段とを含
み、 第１の期間T1、T3、Ｔ（2N−１）、Ｔ（2N＋
１）には、メモリ６の前記ストア動作を行い、か
つ転送すべき新たなデータ単位を送信側レジスタ
５に与え、 第１の期間に続く第２の期間T2、T4、Ｔ
（2N）、Ｔ｛２（Ｎ＋１）｝には、前記送信側レジス
タ５から受信側レジスタ１０への転送、および受
信側レジスタ１０から送信側レジスタ５への転送
を行い、その転送後に、前記比較手段によるメモ
リ６のストア内容と送信側レジスタ５に転送され
たデータ単位との前記比較動作を行い、 第１期間と、第２期間との組合せを、繰返し行
うことを特徴とする直列データ転送におけるエラ
ーチエツク装置である。
１０とをリング状に直列に接続し、 送信側レジスタ５のデータ単位を直列に受信側
レジスタ１０に転送すると同時に、受信側レジス
タ１０のデータ単位を送信側レジスタ５に直列に
転送し、 送信側レジスタ５と受信側レジスタ１０とは、
転送すべき各データ単位D1〜DNのみをストアす
ることができる構成を有し、かつ同期して転送を
行い、 送信側レジスタ５から１回前の転送時に転送さ
れたデータ単位をストアするメモリ６と、 このメモリ６にストアされているストア内容と
前記受信側レジスタ１０から送信側レジスタ５に
転送されたデータ単位とを比較する手段とを含
み、 第１の期間T1、T3、Ｔ（2N−１）、Ｔ（2N＋
１）には、メモリ６の前記ストア動作を行い、か
つ転送すべき新たなデータ単位を送信側レジスタ
５に与え、 第１の期間に続く第２の期間T2、T4、Ｔ
（2N）、Ｔ｛２（Ｎ＋１）｝には、前記送信側レジス
タ５から受信側レジスタ１０への転送、および受
信側レジスタ１０から送信側レジスタ５への転送
を行い、その転送後に、前記比較手段によるメモ
リ６のストア内容と送信側レジスタ５に転送され
たデータ単位との前記比較動作を行い、 第１期間と、第２期間との組合せを、繰返し行
うことを特徴とする直列データ転送におけるエラ
ーチエツク装置である。
作 用
本発明に従えば、第１の期間では、転送すべき
新たなデータ単位を送信側レジスタ５に与え、第
１の期間に続く第２の期間には、その送信側レジ
スタ５から受信側レジスタ１０に、データ単位を
直列に転送し、これと同時に、受信側レジスタ１
０にストアしてあるデータ単位を送信側レジスタ
５に直列に転送し、その転送後に、比較手段によ
つて、メモリ６のストア内容と送信側レジスタ５
に転送されて来たデータ単位との比較動作を行
い、このメモリ６には、１回前の転送時に送信側
レジスタ５から転送されたデータ単位をストアし
ておき、こうして比較動作の結果、メモリ６のス
トア内容と送信側レジスタ５に転送されて来たデ
ータ単位とが違つているとき、受信側レジスタ１
０には誤つたデータ単位がストアされたものと判
断して、エラーチエツクを行うことができる。
新たなデータ単位を送信側レジスタ５に与え、第
１の期間に続く第２の期間には、その送信側レジ
スタ５から受信側レジスタ１０に、データ単位を
直列に転送し、これと同時に、受信側レジスタ１
０にストアしてあるデータ単位を送信側レジスタ
５に直列に転送し、その転送後に、比較手段によ
つて、メモリ６のストア内容と送信側レジスタ５
に転送されて来たデータ単位との比較動作を行
い、このメモリ６には、１回前の転送時に送信側
レジスタ５から転送されたデータ単位をストアし
ておき、こうして比較動作の結果、メモリ６のス
トア内容と送信側レジスタ５に転送されて来たデ
ータ単位とが違つているとき、受信側レジスタ１
０には誤つたデータ単位がストアされたものと判
断して、エラーチエツクを行うことができる。
実施例
第１図は本発明の一実施例の構成を示すブロツ
ク図である。本発明の構成は、相互に同様の構成
を有する複数の電子式金銭登録機（以下金銭登録
機と略称する）を含み、本実施例においては、送
信側金銭登録機１と受信側金銭登録機２とからな
る。これらの金銭登録機１，２には、同一の同期
クロツク信号CKが与えられ、両者は共に同期し
て動作する。
ク図である。本発明の構成は、相互に同様の構成
を有する複数の電子式金銭登録機（以下金銭登録
機と略称する）を含み、本実施例においては、送
信側金銭登録機１と受信側金銭登録機２とからな
る。これらの金銭登録機１，２には、同一の同期
クロツク信号CKが与えられ、両者は共に同期し
て動作する。
送信側金銭登録機１には、たとえばマイクロコ
ンピユータなどによつて実現される中央処理装置
（CPUと略称する）３が備えられる。このCPU３
と、たとえば８ビツトのデータバス４を介して、
たとえば８ビツトの容量を有する送信側シフトレ
ジスタ５が接続され、CPU３との間でたとえば
８ビツトの信号を並列的に転送する。また、
CPU３には、送信側シフトレジスタ５のストア
内容をストアすることができるメモリ容量を有す
るメモリ６と、カウンタ７とが設けられる。これ
以降、本実施例の説明において、CPU３と送信
側シフトレジスタ５との間で相互に転送される８
ビツトごとの信号を、データ単位と定義し、１キ
ヤラクタと称する。このデータ単位は、８ビツト
以外のビツト数であつてもよい。
ンピユータなどによつて実現される中央処理装置
（CPUと略称する）３が備えられる。このCPU３
と、たとえば８ビツトのデータバス４を介して、
たとえば８ビツトの容量を有する送信側シフトレ
ジスタ５が接続され、CPU３との間でたとえば
８ビツトの信号を並列的に転送する。また、
CPU３には、送信側シフトレジスタ５のストア
内容をストアすることができるメモリ容量を有す
るメモリ６と、カウンタ７とが設けられる。これ
以降、本実施例の説明において、CPU３と送信
側シフトレジスタ５との間で相互に転送される８
ビツトごとの信号を、データ単位と定義し、１キ
ヤラクタと称する。このデータ単位は、８ビツト
以外のビツト数であつてもよい。
受信用金銭登録機２も、送信用金銭登録機１に
関して上述した構成と同様の構成を有し、CPU
８と、これにデータバス９によつて接続された受
信側シフトレジスタ１０と、CPU８に備えられ
るメモリ１１とカウンタ１２とを含む。また、送
信側シフトレジスタ５と受信側シフトレジスタ１
０とは、それぞれデータラインｌ１，ｌ２によつ
てリング状に接続される。
関して上述した構成と同様の構成を有し、CPU
８と、これにデータバス９によつて接続された受
信側シフトレジスタ１０と、CPU８に備えられ
るメモリ１１とカウンタ１２とを含む。また、送
信側シフトレジスタ５と受信側シフトレジスタ１
０とは、それぞれデータラインｌ１，ｌ２によつ
てリング状に接続される。
第２図は第１図の構成によつて実現されるデー
タの転送動作の概略を示すタイミングチヤートで
あり、第３図は前記データの転送動作を示すフロ
ーチヤートである。第１図〜第３図を参照して、
第１図の構成によるデータ転送動作について説明
する。第３図のステツプm1では、転送動作を開
始するかどうかの判断が行なわれ、第１図に示す
入力信号が転送開始を表わす信号となり、送信側
および受信側金銭登録機１，２に与えられるまで
待ち状態を継続する。入力信号として転送開始信
号が与えられると、処理はステツプm2に移り、
シフトレジスタ５，１０、メモリ６，１１および
カウンタ７，１２の初期化が行なわれ、内容がク
リアされる。
タの転送動作の概略を示すタイミングチヤートで
あり、第３図は前記データの転送動作を示すフロ
ーチヤートである。第１図〜第３図を参照して、
第１図の構成によるデータ転送動作について説明
する。第３図のステツプm1では、転送動作を開
始するかどうかの判断が行なわれ、第１図に示す
入力信号が転送開始を表わす信号となり、送信側
および受信側金銭登録機１，２に与えられるまで
待ち状態を継続する。入力信号として転送開始信
号が与えられると、処理はステツプm2に移り、
シフトレジスタ５，１０、メモリ６，１１および
カウンタ７，１２の初期化が行なわれ、内容がク
リアされる。
ここで第２図１はメモリ６のストア内容を、第
２図２は送信側シフトレジスタ５のストア内容
を、第２図３は受信側シフトレジスタ１０のスト
ア内容を、第２図４はメモリ１１のストア内容を
それぞれ示す。また、前記初期化動作以降におい
て、カウンタ７，１２のカウント値をｎで表わ
し、本実施例においてCPU３がエラーチエツク
を行なうデータは、データ単位であるキヤラクタ
D1，D2，……，Dn，……，DNである。すなわち
処理される最大キヤラクタ数はＮであり、カウン
タ７，１２のカウント値ｎと、当該時点で処理さ
れているキヤラクタを示す記号Ｄの前記添字ｎと
は一致する。また第２図に示すキヤラクタD0は、
後述されるように第１回目および第Ｎ回目のデー
タ処理において、第１番目と第Ｎ番目のキヤラク
タD1，DNを、受信側シフトレジスタ１０から送
信側シフトレジスタ５に転送する動作を行なわせ
るにめの制御用の任意の内容の８ビツトデータで
ある。
２図２は送信側シフトレジスタ５のストア内容
を、第２図３は受信側シフトレジスタ１０のスト
ア内容を、第２図４はメモリ１１のストア内容を
それぞれ示す。また、前記初期化動作以降におい
て、カウンタ７，１２のカウント値をｎで表わ
し、本実施例においてCPU３がエラーチエツク
を行なうデータは、データ単位であるキヤラクタ
D1，D2，……，Dn，……，DNである。すなわち
処理される最大キヤラクタ数はＮであり、カウン
タ７，１２のカウント値ｎと、当該時点で処理さ
れているキヤラクタを示す記号Ｄの前記添字ｎと
は一致する。また第２図に示すキヤラクタD0は、
後述されるように第１回目および第Ｎ回目のデー
タ処理において、第１番目と第Ｎ番目のキヤラク
タD1，DNを、受信側シフトレジスタ１０から送
信側シフトレジスタ５に転送する動作を行なわせ
るにめの制御用の任意の内容の８ビツトデータで
ある。
次にステツプm3では、CPU３に入力されたデ
ータに関連して得られたキヤラクタDn（現処理時
点ではｎ＝１）を、送信側シフトレジスタ５にス
トアする。このときメモリ６、受信側シフトレジ
スタ１０およびメモリ１１は、前述したように初
期化されたままであり、任意のキヤラクタD0が
ストアされている。この状態は第２図の期間Ｔ１
で示される。
ータに関連して得られたキヤラクタDn（現処理時
点ではｎ＝１）を、送信側シフトレジスタ５にス
トアする。このときメモリ６、受信側シフトレジ
スタ１０およびメモリ１１は、前述したように初
期化されたままであり、任意のキヤラクタD0が
ストアされている。この状態は第２図の期間Ｔ１
で示される。
次にステツプm4では、カウンタ７の内容を＋
１インクリメントする。すなわち、カウンタ７の
内容ｎを知ることによつて、送信側シフトレジス
タ５にCPU３から最も新しく与えられたキヤラ
クタDnを知ることができる。
１インクリメントする。すなわち、カウンタ７の
内容ｎを知ることによつて、送信側シフトレジス
タ５にCPU３から最も新しく与えられたキヤラ
クタDnを知ることができる。
次にステツプm5では、送信側シフトレジスタ
５にストアされていたキヤラクタの受信側シフト
レジスタ１０への転送が行なわれる。この転送動
作は、たとえば直列的に行なわれる。ここで受信
側シフトレジスタ１０にストアされていたキヤラ
クタD0は、ラインｌ２を介して送信側シフトレ
ジスタ５側に転送され、再びストアされる。また
メモリ１１には、前記キヤラクタD1がストアさ
れる。この状態は第２図の期間Ｔ２て示される。
また、前記シフトレジスタ５，１０間のキヤラク
タの直列転送に関して、同期クロツク信号CKの
１クロツクごとに１ビツトの転送が行なわれるよ
うにしてもよい。
５にストアされていたキヤラクタの受信側シフト
レジスタ１０への転送が行なわれる。この転送動
作は、たとえば直列的に行なわれる。ここで受信
側シフトレジスタ１０にストアされていたキヤラ
クタD0は、ラインｌ２を介して送信側シフトレ
ジスタ５側に転送され、再びストアされる。また
メモリ１１には、前記キヤラクタD1がストアさ
れる。この状態は第２図の期間Ｔ２て示される。
また、前記シフトレジスタ５，１０間のキヤラク
タの直列転送に関して、同期クロツク信号CKの
１クロツクごとに１ビツトの転送が行なわれるよ
うにしてもよい。
ステツプm6では、キヤラクタD1，D0の転送が
終了したかどうかが判断され、終了していなけれ
ばステツプm5に戻つて転送動作を断続する。ス
テツプm6において転送が終了したことが判断さ
れれば、カウンタ７の値ｎが調べられ、この値が
１であれば、送信側シフトレジスタ５に現在スト
アされているキヤラクタは、エラーチエツクの対
象とならない任意の無意味なデータであるキヤラ
クタD0なので、ステツプm8では、このキヤラク
タD0に対してエラーチエツク処理を行なうこと
なく、いわばデータを読み捨てる。
終了したかどうかが判断され、終了していなけれ
ばステツプm5に戻つて転送動作を断続する。ス
テツプm6において転送が終了したことが判断さ
れれば、カウンタ７の値ｎが調べられ、この値が
１であれば、送信側シフトレジスタ５に現在スト
アされているキヤラクタは、エラーチエツクの対
象とならない任意の無意味なデータであるキヤラ
クタD0なので、ステツプm8では、このキヤラク
タD0に対してエラーチエツク処理を行なうこと
なく、いわばデータを読み捨てる。
この後、処理はふたたびステツプm3に戻り、
シフトレジスタ５をクリアしてキヤラクタD2を
ストアする。このとき、CPU３のメモリ６には
１つ前の添字番号を有するキヤラクタD1がスト
アされる。また、シフトレジスタ１０およびメモ
リ１１には、前述したようにキヤラクタD1がス
トアされている。この状態は第２図の期間Ｔ３で
示される。
シフトレジスタ５をクリアしてキヤラクタD2を
ストアする。このとき、CPU３のメモリ６には
１つ前の添字番号を有するキヤラクタD1がスト
アされる。また、シフトレジスタ１０およびメモ
リ１１には、前述したようにキヤラクタD1がス
トアされている。この状態は第２図の期間Ｔ３で
示される。
ステツプm4ではカウンタ７が＋１インクリメ
ントされ、すなわちカウンタ値ｎ＝２となる。次
にステツプm5において、送信側シフトレジスタ
５から受信側シフトレジスタ１０に、前述したよ
うな動作によつてデータ転送が行なわれ、ステツ
プm6において転送が終了していることが明らか
になれば、カウンタ７の値が１であるかどうかを
調べられる。このとき送信側シフトレジスタ５に
ストアされていたキヤラクタD2は、受信側シフ
トレジスタ１０に転送され、受信側シフトレジス
タ１０にストアされていたキヤラクタD1は、ラ
インｌ２を介してふたたび送信側シフトレジスタ
５にストアされている。また、CPU８のメモリ
１１には受信側シフトレジスタ１０にストアされ
たキヤラクタD2がストアされる。一方、CPU３
のメモリ６には、前述したように、１つ前のキヤ
ラクタD1がストアされている。この状態は、第
２図の期間Ｔ４で示される。
ントされ、すなわちカウンタ値ｎ＝２となる。次
にステツプm5において、送信側シフトレジスタ
５から受信側シフトレジスタ１０に、前述したよ
うな動作によつてデータ転送が行なわれ、ステツ
プm6において転送が終了していることが明らか
になれば、カウンタ７の値が１であるかどうかを
調べられる。このとき送信側シフトレジスタ５に
ストアされていたキヤラクタD2は、受信側シフ
トレジスタ１０に転送され、受信側シフトレジス
タ１０にストアされていたキヤラクタD1は、ラ
インｌ２を介してふたたび送信側シフトレジスタ
５にストアされている。また、CPU８のメモリ
１１には受信側シフトレジスタ１０にストアされ
たキヤラクタD2がストアされる。一方、CPU３
のメモリ６には、前述したように、１つ前のキヤ
ラクタD1がストアされている。この状態は、第
２図の期間Ｔ４で示される。
ステツプm7でカウンタ７の値が調べられるが、
これは前述したようにｎ＝２となつており、処理
はステツプm9に進み、送信側シフトレジスタ５
にストアされているキヤラクタ内容と、メモリ６
にストアされているキヤラクタ内容との比較処理
が行なわれる。この比較処理は、たとえば双方に
ストアされているキヤラクタをたとえば十進法ま
たは十六進法などに変換し、その値が等しいかど
うかを調べるような処理であつてもよい。次にス
テツプm10では、この調べられたキヤラクタが一
致するかどうかが判断され、一致しなければシフ
トレジスタ５，１０間のラインｌ１またはライン
ｌ２を介するキヤラクタの相互転送において、エ
ラーが発生していることになり、ステツプm11で
CPU３はCPU８および外部に否定ステイタス信
号を導出し、処理は終了する。
これは前述したようにｎ＝２となつており、処理
はステツプm9に進み、送信側シフトレジスタ５
にストアされているキヤラクタ内容と、メモリ６
にストアされているキヤラクタ内容との比較処理
が行なわれる。この比較処理は、たとえば双方に
ストアされているキヤラクタをたとえば十進法ま
たは十六進法などに変換し、その値が等しいかど
うかを調べるような処理であつてもよい。次にス
テツプm10では、この調べられたキヤラクタが一
致するかどうかが判断され、一致しなければシフ
トレジスタ５，１０間のラインｌ１またはライン
ｌ２を介するキヤラクタの相互転送において、エ
ラーが発生していることになり、ステツプm11で
CPU３はCPU８および外部に否定ステイタス信
号を導出し、処理は終了する。
前記ステツプm10で両キヤラクタが一致してい
ることが確認されると、CPU３は肯定ステイタ
ス信号をCPU８および外部に導出し、したがつ
てCPU８はこのときメモリ１１にストアされて
いるキヤラクタD1が、正しく受信側シフトレジ
スタ１０に転送されたものとして、これを読取
る。
ることが確認されると、CPU３は肯定ステイタ
ス信号をCPU８および外部に導出し、したがつ
てCPU８はこのときメモリ１１にストアされて
いるキヤラクタD1が、正しく受信側シフトレジ
スタ１０に転送されたものとして、これを読取
る。
次に処理はステツプm13に移り、第１図の送信
側シフトレジスタ５から受信側シフトレジスタ１
０へのデータ転送の回数値ｎが、Ｎ＋１であるか
どうかが判断される。ｎがＮ＋１以上であれば、
処理は終了する。転送回数ｎがＮ＋１未満であれ
ば、処理はステツプm14に移り、ｎ＝Ｎであるか
どうかが判断される。一方、この時点では転送回
路ｎ＝２であり、処理はステツプm3に移り、前
述した処理が繰り返し行なわれる。
側シフトレジスタ５から受信側シフトレジスタ１
０へのデータ転送の回数値ｎが、Ｎ＋１であるか
どうかが判断される。ｎがＮ＋１以上であれば、
処理は終了する。転送回数ｎがＮ＋１未満であれ
ば、処理はステツプm14に移り、ｎ＝Ｎであるか
どうかが判断される。一方、この時点では転送回
路ｎ＝２であり、処理はステツプm3に移り、前
述した処理が繰り返し行なわれる。
次に第２図の期間Ｔ２（Ｎ−１）で示されるよ
うに、キヤラクタDNを送信側シフトレジスタ５
にストアした段階では、メモリ６，１１および受
信側シフトレジスタ１０にはキヤラクタDN-1が
ストアされている。次にステツプm4ではカウン
タ７の値ｎが＋１インクリメントされ、ｎ＝Ｎと
なる。ステツプm5ではデータ転送が行なわれ、
この状態は、期間Ｔ（2N−１）で示される。ステ
ツプm7ではカウンタ７の値が調べられる。この
ときｎ＝Ｎなので、ステツプm9において比較処
理が行なわれる。
うに、キヤラクタDNを送信側シフトレジスタ５
にストアした段階では、メモリ６，１１および受
信側シフトレジスタ１０にはキヤラクタDN-1が
ストアされている。次にステツプm4ではカウン
タ７の値ｎが＋１インクリメントされ、ｎ＝Ｎと
なる。ステツプm5ではデータ転送が行なわれ、
この状態は、期間Ｔ（2N−１）で示される。ステ
ツプm7ではカウンタ７の値が調べられる。この
ときｎ＝Ｎなので、ステツプm9において比較処
理が行なわれる。
以下、前述した処理と同様な処理が進行し、ス
テツプm14においては前記カウンタ７の値がｎ＝
Ｎなので、処理はステツプm15に移り、前記制御
用キヤラクタD0を送信側シフトレジスタ５にス
トアする。このときメモリ６，１１および受信側
シフトレジスタ１０には、キヤラクタDNがスト
アされている。この状態は、第２図の期間Ｔ（２
−Ｎ＋１）で示される。処理はステツプm4に戻
り、カウンタ７を＋１インクリメントし、ｎ＝Ｎ
＋１となる。次にシフトレジスタ５にストアされ
ている制御キヤラクタD0が受信側シフトレジス
タ１０に転送され、シフトレジスタ１０にストア
されていたキヤラクタDNは、ラインｌ２を介し
て送信側シフトレジスタ５にストアされる。ここ
でステツプm7において、カウンタ７の値はｎ＝
Ｎ＋１なので、ステツプm9で比較処理が行なわ
れる。この状態は第２図の期間Ｔ２（Ｎ＋１）で
示される。次にステツプm13においてｎ＝Ｎ＋１
なので処理が終了する。
テツプm14においては前記カウンタ７の値がｎ＝
Ｎなので、処理はステツプm15に移り、前記制御
用キヤラクタD0を送信側シフトレジスタ５にス
トアする。このときメモリ６，１１および受信側
シフトレジスタ１０には、キヤラクタDNがスト
アされている。この状態は、第２図の期間Ｔ（２
−Ｎ＋１）で示される。処理はステツプm4に戻
り、カウンタ７を＋１インクリメントし、ｎ＝Ｎ
＋１となる。次にシフトレジスタ５にストアされ
ている制御キヤラクタD0が受信側シフトレジス
タ１０に転送され、シフトレジスタ１０にストア
されていたキヤラクタDNは、ラインｌ２を介し
て送信側シフトレジスタ５にストアされる。ここ
でステツプm7において、カウンタ７の値はｎ＝
Ｎ＋１なので、ステツプm9で比較処理が行なわ
れる。この状態は第２図の期間Ｔ２（Ｎ＋１）で
示される。次にステツプm13においてｎ＝Ｎ＋１
なので処理が終了する。
以上のように、送信側シフトレジスタ５と受信
側シフトレジスタ１０とをリング状に接続した構
成を用いて、送信側シフトレジスタ５から受信側
シフトレジスタ１０へのデータ転送と、受信側シ
フトレジスタ１０から送信側シフトレジスタ５へ
のデータの転送とを同時に行ない、送信側シフト
レジスタ５に戻されたキヤラクタに関して、この
データのエラーチエツクを同時に行なうようにし
た。したがつて、第１図示のような構成を有する
電子式金銭登録機システムにおいて、処理速度を
低下させることなくエラーチエツクを行なうこと
ができる。
側シフトレジスタ１０とをリング状に接続した構
成を用いて、送信側シフトレジスタ５から受信側
シフトレジスタ１０へのデータ転送と、受信側シ
フトレジスタ１０から送信側シフトレジスタ５へ
のデータの転送とを同時に行ない、送信側シフト
レジスタ５に戻されたキヤラクタに関して、この
データのエラーチエツクを同時に行なうようにし
た。したがつて、第１図示のような構成を有する
電子式金銭登録機システムにおいて、処理速度を
低下させることなくエラーチエツクを行なうこと
ができる。
効 果
以上のように本発明によれば、送信側レジスタ
５から受信側レジスタ１０へのデータ単位ごとの
転送を行い、その転送後に、比較手段によつて、
メモリ６にストアされている１回前の転送時に送
信側レジスタ５から転送したデータ単位と、送信
側レジスタ５に受信側レジスタ１０から転送され
て来たデータ単位とを比較して、エラーチエツク
を行うようにしたので、受信側レジスタ１０へ送
信側レジスタ５からデータ単位を１度だけ転送す
ればよく、したがつて直列データ転送における処
理速度を低下させることなく、受信側レジスタ１
０へ転送されたデータ単位のエラーチエツクを、
送信側レジスタ５側で並列的に行うことができる
ようになる。
５から受信側レジスタ１０へのデータ単位ごとの
転送を行い、その転送後に、比較手段によつて、
メモリ６にストアされている１回前の転送時に送
信側レジスタ５から転送したデータ単位と、送信
側レジスタ５に受信側レジスタ１０から転送され
て来たデータ単位とを比較して、エラーチエツク
を行うようにしたので、受信側レジスタ１０へ送
信側レジスタ５からデータ単位を１度だけ転送す
ればよく、したがつて直列データ転送における処
理速度を低下させることなく、受信側レジスタ１
０へ転送されたデータ単位のエラーチエツクを、
送信側レジスタ５側で並列的に行うことができる
ようになる。
第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図は第１図の構成におけるデータ転送
動作を説明するタイミングチヤート、第３図は本
実施例におけるデータ転送動作を説明するフロー
チヤートである。 １……送信側金銭登録機、２……受信側金銭登
録機、３，８……CPU、５……送信側シフトレ
ジスタ、１０……受信側シフトレジスタ。
ク図、第２図は第１図の構成におけるデータ転送
動作を説明するタイミングチヤート、第３図は本
実施例におけるデータ転送動作を説明するフロー
チヤートである。 １……送信側金銭登録機、２……受信側金銭登
録機、３，８……CPU、５……送信側シフトレ
ジスタ、１０……受信側シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 送信側レジスタ５と受信側レジスタ１０とを
リング状に直列に接続し、 送信側レジスタ５のデータ単位を直列に受信側
レジスタ１０に転送すると同時に、受信側レジス
タ１０のデータ単位を送信側レジスタ５に直列に
転送し、 送信側レジスタ５と受信側レジスタ１０とは、
転送すべき各データ単位D1〜DNのみをストアす
ることができる構成を有し、かつ同期して転送を
行い、 送信側レジスタ５から１回前の転送時に転送さ
れたデータ単位をストアするメモリ６と、 このメモリ６にストアされているストア内容と
前記受信側レジスタ１０から送信側レジスタ５に
転送されたデータ単位とを比較する手段とを含
み、 第１の期間T1、T3、Ｔ（2N−１）、Ｔ（2N＋
１）には、メモリ６の前記ストア動作を行い、か
つ転送すべき新たなデータ単位を送信側レジスタ
５に与え、 第１の期間に続く第２の期間T2、T4、Ｔ
（2N）、Ｔ｛２（Ｎ＋１）｝には、前記送信側レジス
タ５から受信側レジスタ１０への転送、および受
信側レジスタ１０から送信側レジスタ５への転送
を行い、その転送後に、前記比較手段によるメモ
リ６のストア内容と送信側レジスタ５に転送され
たデータ単位との前記比較動作を行い、 第１期間と第２期間との組合せを、繰返し行う
ことを特徴とする直列データ転送におけるエラー
チエツク装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263124A JPS62122432A (ja) | 1985-11-22 | 1985-11-22 | 直列データ転送におけるエラーチェック装置 |
| DE19863639609 DE3639609A1 (de) | 1985-11-22 | 1986-11-20 | Einrichtung zur ueberpruefung von datenuebertragungsfehlern, insbesondere bei elektronischen registrierkassen |
| CA000523505A CA1281415C (en) | 1985-11-22 | 1986-11-21 | Electronic cash register system |
| GB8628043A GB2183975B (en) | 1985-11-22 | 1986-11-24 | A system for checking for errors in data transmission |
| US07/474,218 US5051899A (en) | 1985-11-22 | 1990-02-02 | Data transmission error detection in an electronic cash register system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263124A JPS62122432A (ja) | 1985-11-22 | 1985-11-22 | 直列データ転送におけるエラーチェック装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122432A JPS62122432A (ja) | 1987-06-03 |
| JPH0439929B2 true JPH0439929B2 (ja) | 1992-07-01 |
Family
ID=17385152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60263124A Granted JPS62122432A (ja) | 1985-11-22 | 1985-11-22 | 直列データ転送におけるエラーチェック装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5051899A (ja) |
| JP (1) | JPS62122432A (ja) |
| CA (1) | CA1281415C (ja) |
| DE (1) | DE3639609A1 (ja) |
| GB (1) | GB2183975B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8707132B2 (en) | 2010-08-18 | 2014-04-22 | Canon Kabushiki Kaisha | Information processing apparatus, information processing method, and storage medium |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3723115C1 (en) * | 1987-07-13 | 1989-03-16 | Telefonbau & Normalzeit Gmbh | Test and measuring device for digital signals |
| US5159684A (en) * | 1989-05-24 | 1992-10-27 | Pitney Bowes Inc. | Data communication interface integrated circuit with data-echoing and non-echoing communication modes |
| US5253270A (en) * | 1991-07-08 | 1993-10-12 | Hal Communications | Apparatus useful in radio communication of digital data using minimal bandwidth |
| US5555438A (en) * | 1991-07-24 | 1996-09-10 | Allen-Bradley Company, Inc. | Method for synchronously transferring serial data to and from an input/output (I/O) module with true and complement error detection coding |
| DE4212319A1 (de) * | 1992-04-13 | 1993-10-14 | Fichtel & Sachs Ag | Steuervorrichtung |
| JPH06131564A (ja) * | 1992-10-20 | 1994-05-13 | Matsushita Electric Ind Co Ltd | 電子式キャッシュレジスタ装置 |
| DE4425254A1 (de) * | 1994-07-16 | 1996-01-18 | Telefunken Microelectron | Datenübertragungsverfahren in einem Echtzeitdatenverarbeitungssystem |
| DE19620885A1 (de) * | 1996-05-23 | 1997-11-27 | Bayerische Motoren Werke Ag | Verfahren zum Aktualisieren von Daten und/oder Parametern eines Steuergeräts in einem Fahrzeug |
| US6204774B1 (en) * | 1997-03-07 | 2001-03-20 | Sharp Kabushiki Kaisha | Method and system of transmitting/receiving service information and receiving apparatus |
| US6785845B2 (en) * | 2001-04-10 | 2004-08-31 | Hewlett-Packard Development Company, L.P. | POS terminal test system and method |
| US7251690B2 (en) | 2002-08-07 | 2007-07-31 | Sun Microsystems, Inc. | Method and system for reporting status over a communications link |
| JP2008028986A (ja) * | 2006-06-21 | 2008-02-07 | Matsushita Electric Ind Co Ltd | 送信装置、受信装置、送信方法、受信方法及び集積回路 |
| EP2869150A1 (de) * | 2013-10-31 | 2015-05-06 | Siemens Aktiengesellschaft | Anordnung zur seriellen Datenübertragung und Verfahren zum Betrieb |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE190393C (ja) * | ||||
| DE698489C (de) * | 1938-01-23 | 1940-11-11 | Wilhelm Duemmler Dipl Ing | Reissschiene mit zur Gerad- bzw. Parallelfuehrung eingerichtetem Fuehrungskopf |
| US2871289A (en) * | 1955-10-10 | 1959-01-27 | Gen Electric | Error-checking system |
| US3008129A (en) * | 1956-07-18 | 1961-11-07 | Rca Corp | Memory systems |
| GB948519A (en) * | 1961-11-10 | 1964-02-05 | Ass Elect Ind | Improvements relating to arrangements for detecting signal transmission errors in telegraph and like systems |
| DE1287603B (ja) * | 1965-03-17 | 1969-01-23 | ||
| DE1255705B (de) * | 1966-01-12 | 1967-12-07 | Telefunken Patent | Schaltungsanordnung zur gesicherten UEbertragung binaercodierter Daten nach dem Echoverfahren |
| US3805234A (en) * | 1972-07-31 | 1974-04-16 | Westinghouse Electric Corp | Digital data transmission system |
| US3868633A (en) * | 1973-12-17 | 1975-02-25 | Us Navy | Block coded communication system |
| US4034195A (en) * | 1975-01-22 | 1977-07-05 | Phillips Petroleum Company | Test apparatus and method |
| US3995258A (en) * | 1975-06-30 | 1976-11-30 | Honeywell Information Systems, Inc. | Data processing system having a data integrity technique |
| US4070648A (en) * | 1976-06-18 | 1978-01-24 | Ncr Corporation | Computer to computer communication system |
| JPS54150907A (en) * | 1978-05-19 | 1979-11-27 | Fujitsu Ltd | Loop test control system |
| US4254409A (en) * | 1978-12-15 | 1981-03-03 | Quality Micro Systems, Inc. | Control system for full line variable height and width character and symbol printing |
| US4266293A (en) * | 1979-06-01 | 1981-05-05 | Farinon Corporation | Protection control unit for a TDM system |
| US4257031A (en) * | 1979-07-18 | 1981-03-17 | The Bendix Corporation | Digital remote control system |
| FR2474226B1 (fr) * | 1980-01-22 | 1985-10-11 | Thomson Csf | Dispositif de test pour enregistreur numerique multipiste |
| DE3043723A1 (de) * | 1980-11-20 | 1982-06-24 | Pfister Gmbh, 8900 Augsburg | Verfahren und vorrichtung zur ueberpruefung der funktionen eines anzeigesystems |
| JPS5983430A (ja) * | 1982-11-05 | 1984-05-14 | Toshiba Corp | シリアル伝送回路 |
| JPS60154082A (ja) * | 1984-01-24 | 1985-08-13 | Tokyo Electric Co Ltd | ドツトプリンタにおけるイタリツク文字印字方法 |
| JPS60189154U (ja) * | 1984-05-24 | 1985-12-14 | カルソニックカンセイ株式会社 | デ−タ伝送装置のル−プチエツク回路 |
| JPS6174063A (ja) * | 1984-09-18 | 1986-04-16 | Casio Comput Co Ltd | データ処理装置 |
| JPH0751364B2 (ja) * | 1984-12-29 | 1995-06-05 | カシオ計算機株式会社 | 文字出力装置 |
-
1985
- 1985-11-22 JP JP60263124A patent/JPS62122432A/ja active Granted
-
1986
- 1986-11-20 DE DE19863639609 patent/DE3639609A1/de active Granted
- 1986-11-21 CA CA000523505A patent/CA1281415C/en not_active Expired - Lifetime
- 1986-11-24 GB GB8628043A patent/GB2183975B/en not_active Expired
-
1990
- 1990-02-02 US US07/474,218 patent/US5051899A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8707132B2 (en) | 2010-08-18 | 2014-04-22 | Canon Kabushiki Kaisha | Information processing apparatus, information processing method, and storage medium |
| US9292777B2 (en) | 2010-08-18 | 2016-03-22 | Canon Kabushiki Kaisha | Information processing apparatus, information processing method, and storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3639609A1 (de) | 1987-05-27 |
| GB2183975A (en) | 1987-06-10 |
| US5051899A (en) | 1991-09-24 |
| JPS62122432A (ja) | 1987-06-03 |
| DE3639609C2 (ja) | 1990-05-23 |
| CA1281415C (en) | 1991-03-12 |
| GB8628043D0 (en) | 1986-12-31 |
| GB2183975B (en) | 1989-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0439929B2 (ja) | ||
| US4366478A (en) | Signal transmitting and receiving apparatus | |
| JPH11149445A (ja) | 送受信兼用のレジスターを持つ直列インターフェース装置 | |
| US5524112A (en) | Interface apparatus for transferring k*n-bit data packets via transmission of K discrete n-bit parallel words and method therefore | |
| US5142556A (en) | Data transfer system and method of transferring data | |
| US3480910A (en) | Pulse value determining receiver | |
| US4360918A (en) | Arrangement for detecting defects during the asynchronous transfer of digital measured values | |
| US3919693A (en) | Associative interface for single bus communication system | |
| EP0564118B1 (en) | Serial data transfer apparatus | |
| US4047201A (en) | I/O Bus transceiver for a data processing system | |
| US3453597A (en) | Multi-station digital communication system with each station address of specific length and combination of bits | |
| JP3369874B2 (ja) | 非同期データ・リンクの構成パラメータを検出する装置 | |
| US5414721A (en) | Serial data receiving device | |
| JPS60241150A (ja) | デ−タ転送装置 | |
| US5072448A (en) | Quasi-random digital sequence detector | |
| US6088400A (en) | Receiving device for synchronous serial transmission data | |
| JPH01118951A (ja) | シリアルインターフェイス回路 | |
| US4815111A (en) | Data receiving system | |
| JP4524724B2 (ja) | 入出力装置 | |
| JP2845768B2 (ja) | 時刻情報同期化装置 | |
| JPH0865277A (ja) | シリアルデータ伝送方法 | |
| KR0180668B1 (ko) | Td-버스의 전송라인을 감소시키는 디바이스 측의 데이타 수신장치 | |
| JPH02193429A (ja) | 装置間通信方法 | |
| JP2510268B2 (ja) | デ―タ保持回路 | |
| JPS63197151A (ja) | シリアルデ−タ転送方式 |