JP2845768B2 - 時刻情報同期化装置 - Google Patents
時刻情報同期化装置Info
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- JP2845768B2 JP2845768B2 JP7062815A JP6281595A JP2845768B2 JP 2845768 B2 JP2845768 B2 JP 2845768B2 JP 7062815 A JP7062815 A JP 7062815A JP 6281595 A JP6281595 A JP 6281595A JP 2845768 B2 JP2845768 B2 JP 2845768B2
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Description
【０００１】
【産業上の利用分野】本発明は、時刻情報同期化装置、
特に、複数のプロセッサが同一の時刻情報を共有する情
報処理装置の時刻同期化装置に関する。
特に、複数のプロセッサが同一の時刻情報を共有する情
報処理装置の時刻同期化装置に関する。
【０００２】
【従来の技術】情報処理装置においては、時刻タイマを
備えており、この時刻タイマは情報処理装置上で運用さ
れるプロセスの開始、終了の打刻やプロセスの課金計算
等種々の計数に用いられる。複数のプロセッサを共有す
るマルチプロセッサシステムにおいては、各プロセッサ
で時刻情報を知る必要があり、従来は以下の様な方法で
時刻情報を取り込んでいた。 （方法１） 各プロセッサ毎に時刻タイマを持つ方式で
ある。これは、時刻タイマの歩進クロックを各プロセッ
サ共通に分配し、時刻タイマ自身は各プロセッサでカウ
ントアップしていく方法である。 （方法２） 情報処理装置に１つ、各プロセッサで共有
して基準時刻情報を持ち、情報処理装置内の各プロセッ
サ間が接続されるメモリアクセスバスを用いて、各プロ
セッサが時刻情報を参照するタイミングで基準時刻情報
の内容をバスを介して取りに行く方法である。
備えており、この時刻タイマは情報処理装置上で運用さ
れるプロセスの開始、終了の打刻やプロセスの課金計算
等種々の計数に用いられる。複数のプロセッサを共有す
るマルチプロセッサシステムにおいては、各プロセッサ
で時刻情報を知る必要があり、従来は以下の様な方法で
時刻情報を取り込んでいた。 （方法１） 各プロセッサ毎に時刻タイマを持つ方式で
ある。これは、時刻タイマの歩進クロックを各プロセッ
サ共通に分配し、時刻タイマ自身は各プロセッサでカウ
ントアップしていく方法である。 （方法２） 情報処理装置に１つ、各プロセッサで共有
して基準時刻情報を持ち、情報処理装置内の各プロセッ
サ間が接続されるメモリアクセスバスを用いて、各プロ
セッサが時刻情報を参照するタイミングで基準時刻情報
の内容をバスを介して取りに行く方法である。
【０００３】
【発明が解決しようとする課題】時刻情報の同期化に関
しては、複数のプロセッサがメモリを共有するマルチプ
ロセッサシステムのみならず、ファイルシステムを共有
するマルチクラスタシステムにおいても必要な機能であ
り、各プロセッサ間の時刻情報については高信頼度シス
テムになるほど、その時刻情報の一致の精度向上が求め
られる。これらを考慮すると従来技術では以下の様な問
題点がある。
しては、複数のプロセッサがメモリを共有するマルチプ
ロセッサシステムのみならず、ファイルシステムを共有
するマルチクラスタシステムにおいても必要な機能であ
り、各プロセッサ間の時刻情報については高信頼度シス
テムになるほど、その時刻情報の一致の精度向上が求め
られる。これらを考慮すると従来技術では以下の様な問
題点がある。
【０００４】方法１では、各プロセッサ内に時刻情報を
取り込む際の誤差が問題となる。特にファイル共有シス
テムにおいては、時刻情報はファイル経由となるため精
度の高い初期値をタイマに埋め込むとこは困難である。
また、各プロセッサ毎にタイマの歩進回路を持つため、
ＨＷ投資が各プロセッサでだぶることになり効率が悪
い。
取り込む際の誤差が問題となる。特にファイル共有シス
テムにおいては、時刻情報はファイル経由となるため精
度の高い初期値をタイマに埋め込むとこは困難である。
また、各プロセッサ毎にタイマの歩進回路を持つため、
ＨＷ投資が各プロセッサでだぶることになり効率が悪
い。
【０００５】また方法２では、各プロセッサでのＨＷ投
資は無くなるものの、基準時刻をメモリアクセスバスへ
送出するためのＨＷ投資が必要になる。また、メモリア
クセスバスへの送出は、時刻情報を折りたたんで複数回
に分割して送出すれば、データ幅が小さくなりＨＷ投資
を抑えることができるものの、全時刻情報を読み出すま
で何回かバスアクセスを行わねばならず、読み出し誤差
が大きくなる可能性が高い。逆に、データ幅を広くとれ
ば読み出し誤差は小さくなるものの信号線、ＬＳＩピン
数を多く必要とするため、ＨＷへのインパクトが大き
い。
資は無くなるものの、基準時刻をメモリアクセスバスへ
送出するためのＨＷ投資が必要になる。また、メモリア
クセスバスへの送出は、時刻情報を折りたたんで複数回
に分割して送出すれば、データ幅が小さくなりＨＷ投資
を抑えることができるものの、全時刻情報を読み出すま
で何回かバスアクセスを行わねばならず、読み出し誤差
が大きくなる可能性が高い。逆に、データ幅を広くとれ
ば読み出し誤差は小さくなるものの信号線、ＬＳＩピン
数を多く必要とするため、ＨＷへのインパクトが大き
い。
【０００６】
【課題を解決するための手段】第１の発明の時刻情報同
期化装置は、複数のプロセッサ（６〜９）からアクセス
できる前記複数のプロセッサ（６〜９）に対応する複数
のタイマ部（１１〜１４）と、前記複数のタイマ部（１
１〜１４）に向けてシリアル時刻信号である共通信号
（１５）を送出する基準タイマ部（１０）とを備える時
刻情報同期化装置において、 前記シリアル時刻信号であ
る共通信号（１５）を受信してパラレル時刻信号に変換
するためのシフトレジスタ（２００）と、 前記シフトレ
ジスタ（２００）の内容をラッチして前記プロセッサ
（６〜９）からのアクセスに応答するタイマレジスタ
（２０１）と、 前記タイマレジスタ（２０１）が前記パ
ラレル時刻信号をラッチする際に、前記タイマレジスタ
（２０１）にセットされている特定ビット（タイマレジ
スタのビット６３）の内容と新たに前記タイマレジスタ
（２０１）に設定される特定ビット（シフトレジスタの
ビット６３）の内容とを比較し、比較結果を示すフラグ
（２０３）と、を含んで構成される。
期化装置は、複数のプロセッサ（６〜９）からアクセス
できる前記複数のプロセッサ（６〜９）に対応する複数
のタイマ部（１１〜１４）と、前記複数のタイマ部（１
１〜１４）に向けてシリアル時刻信号である共通信号
（１５）を送出する基準タイマ部（１０）とを備える時
刻情報同期化装置において、 前記シリアル時刻信号であ
る共通信号（１５）を受信してパラレル時刻信号に変換
するためのシフトレジスタ（２００）と、 前記シフトレ
ジスタ（２００）の内容をラッチして前記プロセッサ
（６〜９）からのアクセスに応答するタイマレジスタ
（２０１）と、 前記タイマレジスタ（２０１）が前記パ
ラレル時刻信号をラッチする際に、前記タイマレジスタ
（２０１）にセットされている特定ビット（タイマレジ
スタのビット６３）の内容と新たに前記タイマレジスタ
（２０１）に設定される特定ビット（シフトレジスタの
ビット６３）の内容とを比較し、比較結果を示すフラグ
（２０３）と、を含んで構成される。
【０００７】第２の発明の時刻情報同期化装置は、前記
プロセッサが前記タイマレジスタの内容を複数回に分割
して読み出す場合に、前記タイマレジスタの内容を全て
読み出した後で前記フラグの内容を参照し、不一致を示
していれば再度前記タイマレジスタの内容を読み出す。
プロセッサが前記タイマレジスタの内容を複数回に分割
して読み出す場合に、前記タイマレジスタの内容を全て
読み出した後で前記フラグの内容を参照し、不一致を示
していれば再度前記タイマレジスタの内容を読み出す。
【０００８】
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例のシステム構成を
示すブロック図である。プロセッサ０〜３の４台のプロ
セッサから成り、システムに唯一の基準タイマ部１０を
備え、各プロセッサ０〜３からアクセス可能なタイマ部
１１〜１４が各プロセッサ毎に存在する。基準タイマ部
１０から各タイマ部１１〜１４へは共通信号１５によっ
て接続されている。
示すブロック図である。プロセッサ０〜３の４台のプロ
セッサから成り、システムに唯一の基準タイマ部１０を
備え、各プロセッサ０〜３からアクセス可能なタイマ部
１１〜１４が各プロセッサ毎に存在する。基準タイマ部
１０から各タイマ部１１〜１４へは共通信号１５によっ
て接続されている。
【００１１】図２は、図１の基準タイマ部を詳細に説明
した図面である。基準タイマ１００と時刻更新回路１０
２により、基準タイマ１００へ１μｓ毎に時刻が計数さ
れている。カウンタ１０３は７ｂｉｔカウンタでありプ
ロセッサ０〜３と同期したクロックでカウントされる。
カウンタ１０３の出力は、比較器１０４，１０５に入力
され、各々値が“９５”，“０”のとき、比較器１０
４，１０５の出力１５１，１１１が“１”となる。シフ
トレジスタ１０１はデータセット信号１１１が“１”に
なると基準タイマ１００の出力を取り込む。“１”以外
のときは、常時シフトレジスタとして作用し、下位側か
ら上位側の１ｂｉｔずつシフト動作が行われデータ信号
１５０として出力される。基準タイマ１００、シフトレ
ジスタ１０１ともに９６ｂｉｔの横幅をもつ。
した図面である。基準タイマ１００と時刻更新回路１０
２により、基準タイマ１００へ１μｓ毎に時刻が計数さ
れている。カウンタ１０３は７ｂｉｔカウンタでありプ
ロセッサ０〜３と同期したクロックでカウントされる。
カウンタ１０３の出力は、比較器１０４，１０５に入力
され、各々値が“９５”，“０”のとき、比較器１０
４，１０５の出力１５１，１１１が“１”となる。シフ
トレジスタ１０１はデータセット信号１１１が“１”に
なると基準タイマ１００の出力を取り込む。“１”以外
のときは、常時シフトレジスタとして作用し、下位側か
ら上位側の１ｂｉｔずつシフト動作が行われデータ信号
１５０として出力される。基準タイマ１００、シフトレ
ジスタ１０１ともに９６ｂｉｔの横幅をもつ。
【００１２】図３は、図１のタイマ部１１〜１４の各々
を詳細に説明した図面である。シフトレジスタ２００
は、データ信号１５０をシフト入力として常時セットさ
れるシフトレジスタとして作用する。ストローブ信号１
５１はフリップフロップ２０２で１クロックサイクル受
けた後、タイマレジスタ２０１とフラグ２０３のデータ
セット信号２１０として作用する。タイマレジスタ２０
１はデータセット信号２１０が“１”のとき、シフトレ
ジスタ２００の内容がセットされる。シフトレジスタ２
００のビット６３とタイマレジスタ２０１のビット６３
の内容は、比較器２０４で比較し、内容が不一致のとき
“１”が出力され、データセット信号２１０が“１”の
タイミングでフラグ２０３にセットされる。シフトレジ
スタ２００及びタイマレジスタ２０１はともに９６ｂｉ
ｔの幅であり、タイマレジスタ２０１の出力は、３２ｂ
ｉｔごとにセレクタ２０５に入力され、その出力２１１
はフラグ２０３の出力２１２とともにプロセッサへ送出
される。
を詳細に説明した図面である。シフトレジスタ２００
は、データ信号１５０をシフト入力として常時セットさ
れるシフトレジスタとして作用する。ストローブ信号１
５１はフリップフロップ２０２で１クロックサイクル受
けた後、タイマレジスタ２０１とフラグ２０３のデータ
セット信号２１０として作用する。タイマレジスタ２０
１はデータセット信号２１０が“１”のとき、シフトレ
ジスタ２００の内容がセットされる。シフトレジスタ２
００のビット６３とタイマレジスタ２０１のビット６３
の内容は、比較器２０４で比較し、内容が不一致のとき
“１”が出力され、データセット信号２１０が“１”の
タイミングでフラグ２０３にセットされる。シフトレジ
スタ２００及びタイマレジスタ２０１はともに９６ｂｉ
ｔの幅であり、タイマレジスタ２０１の出力は、３２ｂ
ｉｔごとにセレクタ２０５に入力され、その出力２１１
はフラグ２０３の出力２１２とともにプロセッサへ送出
される。
【００１３】図４は、タイマレジスタ２０１の時刻情報
の詳細を示した図である。横幅３２ｂｉｔでワード０〜
２で構成され、これはプロセッサへ送出するフォーマッ
トに合わせて記している。タイマレジスタのビット６３
はワード１の最下位を示し、秒の単位が計数される最下
桁である。
の詳細を示した図である。横幅３２ｂｉｔでワード０〜
２で構成され、これはプロセッサへ送出するフォーマッ
トに合わせて記している。タイマレジスタのビット６３
はワード１の最下位を示し、秒の単位が計数される最下
桁である。
【００１４】次に図５のタイムチャートを参照しながら
本発明の動作を説明する。基準タイマ１００は、図４に
示すフォーマットで時刻情報が格納され、１μｓ毎に時
刻を計数している。カウンタ１０３は常時カウントを続
け、カウント値“０”でシフトレジスタ１０１に基準タ
イマ１００の値がセットされ、続いてデータ信号１５０
に時刻情報がシリアルインタフェースで各タイマ部１１
〜１４に送出される。また、９６ｂｉｔ分の時刻情報の
送出が終了するタイミングでストローブ信号１５１が
“１”となる。
本発明の動作を説明する。基準タイマ１００は、図４に
示すフォーマットで時刻情報が格納され、１μｓ毎に時
刻を計数している。カウンタ１０３は常時カウントを続
け、カウント値“０”でシフトレジスタ１０１に基準タ
イマ１００の値がセットされ、続いてデータ信号１５０
に時刻情報がシリアルインタフェースで各タイマ部１１
〜１４に送出される。また、９６ｂｉｔ分の時刻情報の
送出が終了するタイミングでストローブ信号１５１が
“１”となる。
【００１５】シフトレジスタ２００は常時データ信号１
５０の内容をシフト入力しており、ストローブ信号１５
１を１クロックサイクル受けたタイミングで“１”のと
き、つまりＦ／Ｆ２０２の出力が“１”のときタイマレ
ジスタ２０１に時刻情報が取り込まれる。従ってクロッ
クサイクルが５０ｎｓとした場合は、タイマレジスタ２
０１の更新タイミングは５０ｎｓ×１２８＝６．４μｓ
に１回ということになる。プロセッサはタイマレジスタ
２０１の内容を下位の時刻から順に、図４で説明すると
ワード２，１，０の順に読み出す。
５０の内容をシフト入力しており、ストローブ信号１５
１を１クロックサイクル受けたタイミングで“１”のと
き、つまりＦ／Ｆ２０２の出力が“１”のときタイマレ
ジスタ２０１に時刻情報が取り込まれる。従ってクロッ
クサイクルが５０ｎｓとした場合は、タイマレジスタ２
０１の更新タイミングは５０ｎｓ×１２８＝６．４μｓ
に１回ということになる。プロセッサはタイマレジスタ
２０１の内容を下位の時刻から順に、図４で説明すると
ワード２，１，０の順に読み出す。
【００１６】通常は、この６．４μｓ間にプロセッサか
ら時刻情報を読み出せば問題はない。ところが、ワード
間での読み出しの間にタイマレジスタ２０１の更新が発
生し、さらにワード間で時刻情報の桁上げが生じると正
しい時刻を読みことができない。例えば、時刻が９４年
１２月３１日２３時５９分５９秒９９９ｍｓ９９μｓの
ときにワード２を読み出した後、時刻情報が更新され９
５年１月１日０時０分０秒０ｍｓ０μｓとなった後にワ
ード１，０を読んだケースでは、誤差は１秒にもなって
しまう。
ら時刻情報を読み出せば問題はない。ところが、ワード
間での読み出しの間にタイマレジスタ２０１の更新が発
生し、さらにワード間で時刻情報の桁上げが生じると正
しい時刻を読みことができない。例えば、時刻が９４年
１２月３１日２３時５９分５９秒９９９ｍｓ９９μｓの
ときにワード２を読み出した後、時刻情報が更新され９
５年１月１日０時０分０秒０ｍｓ０μｓとなった後にワ
ード１，０を読んだケースでは、誤差は１秒にもなって
しまう。
【００１７】そこで、プロセッサからワード０〜２を読
んだ後、フラグの内容と参照し、フラグが“１”の場合
は、正しく読めていない可能性があるため再度時刻情報
を読み出す。これは図５のタイムチャートのａの時刻の
前後で時刻情報を読んだケースに該当する。
んだ後、フラグの内容と参照し、フラグが“１”の場合
は、正しく読めていない可能性があるため再度時刻情報
を読み出す。これは図５のタイムチャートのａの時刻の
前後で時刻情報を読んだケースに該当する。
【００１８】以上が本発明の実施例であるが、図面で説
明したプロセッサ６〜９は１つに限らず、複数個のプロ
セッサをまとめたプロセッサグループでもよい。
明したプロセッサ６〜９は１つに限らず、複数個のプロ
セッサをまとめたプロセッサグループでもよい。
【００１９】
【発明の効果】以上説明したように本発明の時刻同期化
装置では、基準時刻を示す装置からわずかなインタフェ
ースを出すだけで、各プロセッサまたは各プロセッサグ
ループにわずかなＨＷ投資を行うだけで、各プロセッサ
間で誤差の少ない時刻情報を得ることが可能になる。ま
た、基準時刻の更新と非同期に時刻情報を得ることがで
きるため、ＨＷの実現上の制約が極めて少なく、かつ精
度の高い情報がシンプルに実現できるメリットがある。
装置では、基準時刻を示す装置からわずかなインタフェ
ースを出すだけで、各プロセッサまたは各プロセッサグ
ループにわずかなＨＷ投資を行うだけで、各プロセッサ
間で誤差の少ない時刻情報を得ることが可能になる。ま
た、基準時刻の更新と非同期に時刻情報を得ることがで
きるため、ＨＷの実現上の制約が極めて少なく、かつ精
度の高い情報がシンプルに実現できるメリットがある。
【図１】本発明の一実施例を示すシステム構成図であ
る。
る。
【図２】図１に示した基準タイマ部１０の詳細を示す図
である。
である。
【図３】図１に示したタイマ部１１〜１４の詳細を示す
図である。
図である。
【図４】タイマの内容を示す図である。
【図５】本発明の動作を示すタイムチャートである。
６〜９ プロセッサ １０ 基準タイマ部 １１〜１４ タイマ部
Claims (2)
- 【請求項１】 複数のプロセッサ（６〜９）からアクセ
スできる前記複数のプロセッサ（６〜９）に対応する複
数のタイマ部（１１〜１４）と、前記複数のタイマ部
（１１〜１４）に向けてシリアル時刻信号である共通信
号（１５）を送出する基準タイマ部（１０）とを備える
時刻情報同期化装置において、 前記シリアル時刻信号である共通信号（１５）を受信し
てパラレル時刻信号に変換するためのシフトレジスタ
（２００）と、 前記シフトレジスタ（２００）の内容をラッチして前記
プロセッサ（６〜９）からのアクセスに応答するタイマ
レジスタ（２０１）と、 前記タイマレジスタ（２０１）が前記パラレル時刻信号
をラッチする際に、前記タイマレジスタ（２０１）にセ
ットされている特定ビット（タイマレジスタのビット６
３）の内容と新たに前記タイマレジスタ（２０１）に設
定される特定ビット（シフトレジスタのビット６３）の
内容とを比較し、比較結果を示すフラグ（２０３）と、 を含むことを特徴とする時刻情報同期化装置。 - 【請求項２】 前記プロセッサが前記タイマレジスタの
内容を複数回に分割して読み出す場合に、前記タイマレ
ジスタの内容を全て読み出した後で前記フラグの内容を
参照し、不一致を示していれば再度前記タイマレジスタ
の内容を読み出す請求項１記載の時刻情報同期化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062815A JP2845768B2 (ja) | 1995-03-22 | 1995-03-22 | 時刻情報同期化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062815A JP2845768B2 (ja) | 1995-03-22 | 1995-03-22 | 時刻情報同期化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08263167A JPH08263167A (ja) | 1996-10-11 |
| JP2845768B2 true JP2845768B2 (ja) | 1999-01-13 |
Family
ID=13211218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062815A Expired - Fee Related JP2845768B2 (ja) | 1995-03-22 | 1995-03-22 | 時刻情報同期化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845768B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213012A (ja) * | 1987-02-28 | 1988-09-05 | Nec Corp | 時刻同期化方式 |
| JPS63213011A (ja) * | 1987-02-28 | 1988-09-05 | Nec Corp | 時刻同期化方式 |
| JPH02118710A (ja) * | 1988-10-27 | 1990-05-07 | Hitachi Ltd | 同期ずれ検出方法およびそのための回路 |
-
1995
- 1995-03-22 JP JP7062815A patent/JP2845768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08263167A (ja) | 1996-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980929 |
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