JPH11149445A - 送受信兼用のレジスターを持つ直列インターフェース装置 - Google Patents

送受信兼用のレジスターを持つ直列インターフェース装置

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JPH11149445A
JPH11149445A JP10231973A JP23197398A JPH11149445A JP H11149445 A JPH11149445 A JP H11149445A JP 10231973 A JP10231973 A JP 10231973A JP 23197398 A JP23197398 A JP 23197398A JP H11149445 A JPH11149445 A JP H11149445A
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栄鐸 韓
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    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/382Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level

Abstract

(57)【要約】 【課題】 直列データの送受信が可能な送受信兼用のレ
ジスターを具備した直列インターフェース装置を提供す
ること。 【解決手段】 直列入出力レジスター430は、伝送目
的レジスター420から伝送データを提供され、伝送レ
ジスター440に1ビットずつ出力してデータを直列伝
送し、データ伝送と同時に、直列入出力レジスター43
0は、受信データを1ビットずつ直列受信する。伝送デ
ータの伝送が完了すると、これと同時に、受信データの
受信も完了され、これにより、直列入出力レジスター4
30に受信されたデータは受信目的レジスター410に
提供される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は直列インターフェー
ス装置(Serial Interface Uni
t;SIU)に関するものであり、具体的には同一なシ
フトレジスター(Shift Register)を利
用してデータ受信が可能な直列インターフェース装置に
関するものである。
【0002】
【従来の技術】直列インターフェース装置(Seria
l Interface Unit;SIU)というの
は、互いに違う装置間に直列のデータを送受信するため
のインターフェース装置である。直列インターフェース
装置の使用例としてはCODEC(COderーDEC
oder)のインターフェースがある。
【0003】図1は従来の直列インターフェース装置が
DSPとCODEC間に使用された例を示す図面であ
り、図2は従来の直列インターフェース装置の内部構成
を詳細に示す図面である。
【0004】図1に図示されたように、DSP(Dig
ital Signal Processor)100
とCODEC300間に直列インターフェース装置20
0が位置して相互間にデータ送受信のためのインターフ
ェースを遂行する。
【0005】直列インターフェース装置200はCOD
EC300から直列データ(serial data)
を受信し、これを並列データ(parallel da
ta)に変換してデータバス130を通じてDSP10
0に提供する。又、直列インターフェース装置200は
DSP100からデータバス130を通じて提供された
並列データを直列データに変換してCODEC300に
伝送する。そして、データ送受信が完了される毎始点ご
とにインターラプト信号(CINT)を発生してDSP
100に提供するので、DSP100はこれを認識させ
る。
【0006】一方、DSP100は選択部110に直列
インターフェース装置200を選択するための複数の制
御信号を出力する。選択部110はDSP100から選
択信号を提供してもらって、これをデコード(deco
de)して制御バス120を通じて選択制御信号111
を出力して該当される装置を選択するようになる。
【0007】従って、DSP100が直列インターフェ
ース装置200を選択するための選択信号を出力する
と、選択部110は直列インターフェース装置200に
該当される複数の制御信号を出力するので、直列インタ
ーフェース装置200は動作ができるようになる。
【0008】そして、直列インターフェース装置200
がCODEC300とデータ送受信する時にはCODE
C300からフレーム同期信号(Frame Sync
Signal;Fsync)とシフトクロック(Sh
ift Clock;Sftclk)を含む複数の制御
信号を提供してもらってこれに依拠してデータ送受信動
作を遂行する。
【0009】前記のような直列インターフェース装置2
00はインターフェースのための複数のレジスターを具
備しているし、データビット数によりレジスターのビッ
ト数が決定される。添付図面図2に従来の直列インター
フェース装置の詳細回路図を図示した。
【0010】図2に図示されたように、従来の直列イン
ターフェース装置200は、大きく分けて、受信シフト
レジスター(Receive Shift Regis
ter;RXSR)210と、受信目的レジスター(R
eceive Destination Regist
er;RXDR)220と、伝送目的レジスター(Tr
ansmit Destination Regist
er;TXDR)230と、伝送シフトレジスター(T
ransmit Shift Register;TX
SR)240と、制御信号発生部250とを含んでい
る。
【0011】受信シフトレジスター210は外部から直
列データを受信し、受信完了する時、これを受信目的レ
ジスター220に提供しなければならない。受信目的レ
ジスター220は読出制御信号rd_rxdの入力に応
答して受信完了されたデータをデータバス130を通じ
てDSP100に提供する。
【0012】伝送目的レジスター230は書込制御信号
wr_txdの入力に応答してデータバス130を通じ
てDSP100からデータを入力してもらい、これは伝
送シフトレジスター240に提供される。伝送シフトレ
ジスター240は直列にデータを出力するようになる。
【0013】そして、制御信号発生部250はクロック
信号CLK、シフトクロックSftclk、フレーム同
期信号Fsyncを提供してもらって該当される制御信
号を該当レジスターに提供する。
【0014】
【発明が解決しようとする課題】ところで、以上のよう
な従来の直列インターフェース装置はインターフェース
するようになる装置間に互いに別のクロックを使用する
原因により送受信による各々のレジスターを使用しなれ
ばならない。それで、送信と受信による各々のレジスタ
ーを使用しなければならないので、直列インターフェー
ス装置の大きさが増加される問題点があった。
【0015】その上、処理されるデータビット数が増加
される場合にはこれにより該当レジスターのビット数も
増加するようになり、直列インターフェース装置の大き
さがより増加される問題点があった。
【0016】万一、データ送受信のために各々使用され
たシフトレジスターを単一なシフトレジスターに代替
し、この単一シフトレジスターを使用して直列データの
送受信ができると、直列インターフェース装置の大きさ
を減少させることができる。又、処理されるデータビッ
ト数が増加しても該当されるデータビットに適合した単
一シフトレジスターを使用すればよいので、直列インタ
ーフェース装置の大きさの増加は微少するようになる。
【0017】従って、本発明の目的は上述した諸般問題
点を解決するために提案されたものであり、直列データ
の送受信が可能な送受信兼用のレジスターを具備した直
列インターフェース装置を提供することである。
【0018】
【課題を解決するための手段】上述したような本発明の
目的を達成するための本発明の特徴によると、二つの装
置間に直列データを送受信する直列インターフェース装
置は、(a)書込制御信号の入力に応答してデータ伝送
のための伝送データが貯蔵される伝送目的レジスター
と、(b)データ伝送する時、伝送データを提供しても
らって、データ伝送のための同期信号であるシフトクロ
ックに同期して伝送データを出力し、同時に受信データ
を入力してもらう直列入出力レジスターと、(c)シフ
トクロックに同期して伝送データを提供してらって、伝
送する伝送レジスターと、(d)伝送データの直列伝送
完了及び受信データの直列受信完了する時に直列入出力
レジスターから受信データを提供してもらって貯蔵し、
読出制御信号の入力に応答して受信データを出力する受
信目的レジスターと、(e)直列データの送受信動作に
よる複数の諸般制御信号を発生する制御信号発生部を含
み、伝送データの直列伝送完了及び受信データの直列受
信完了する時に直列入出力レジスターから受信データが
受信目的レジスターに提供された後、伝送目的レジスタ
ーに貯蔵された伝送データが直列入出力レジスターに提
供されることを特徴とする。
【0019】この実施例において、直列入出力レジスタ
ーはシフトレジスターである。
【0020】この実施例において、伝送レジスターは1
ビットレジスターである。
【0021】この実施例において、制御信号発生部は
(a)単位データを区分するためのフレーム同期信号を
入力してもらい、シフトクロックの入力に同期して半フ
レーム同期信号を出力する半フレーム同期信号発生部
と、(b)半フレーム同期信号の入力によって、イネー
ブルされて入力されるクロック信号をカウントし、各カ
ウント結果により第1及び第2レジスター制御信号中、
該当信号を出力するレジスター制御信号発生部と、シフ
トクロックを入力してもらって、カウントして段位デー
タ送受信が完了によるインターラプト信号を出力するイ
ンターラプト発生部を含み、第1レジスター制御信号の
出力による直列入出力レジスターに受信された受信デー
タが受信目的レジスターに提供され、第2レジスター制
御信号の出力により伝送目的レジスターに貯蔵された伝
送データが直列入出力レジスターに提供されることを特
徴とする。
【0022】この実施例において、半フレーム同期信号
発生部(a)シフトクロックに同期してフレーム同期信
号を入力してもらって、出力するレジスターと、(b)
レジスターの出力とクロック信号を論理積(AND)し
てその結果を半フレーム同期信号に出力する論理回路を
含む。
【0023】この実施例において、インターラプト発生
部は単位データに対応されたビット数を持つカウンター
で構成される。
【0024】この実施例において、レジスター制御信号
発生部は段位データに対応されたビット数を持つカウン
ターで構成される。
【0025】この実施例において、直列インターフェー
ス装置は単一チップで形成される。
【0026】以上のような本発明によると、直列入出力
レジスターは伝送目的レジスターから伝送データを提供
してもらって、伝送レジスターに1ビットずつ出力して
データを伝送し、データ伝送と同時に直列入出力レジス
ターは受信データを1ビットずつ入力してもらう。伝送
データの伝送が完了されると、これと同時に受信データ
の受信も完了され、つづいて、直列入出力レジスターに
受信されたデータは受信目的レジスターで提供され、該
当装置に提供される。
【0027】
【発明の実施の形態】以下、本発明による実施形態を添
付された図面を参照して詳細に説明する。
【0028】図3は本発明の実施形態による送受信兼用
のレジスターを持つ直列インターフェース装置の詳細回
路図である。
【0029】図3に図示されたように、本発明による新
規な直列インターフェース装置400は大きくは受信目
的レジスター410と、伝送目的レジスター420と、
直列入出力レジスター430と、伝送レジスター440
と、制御信号発生部450を含んで構成される。
【0030】各レジスターは単位データビット数に対応
されたビット数を持つレジスターである。要するに、単
位データが8ビットの場合、各々8ビットレジスターで
構成され、単位データが16ビットである場合、16ビ
ットレジスターで構成される。特に、直列入出力レジス
ター430は直列入出力のためにシフトレジスターで構
成され、伝送レジスター440は1ビットレジスターで
構成される。
【0031】前記のように構成された直列インターフェ
ース装置400は二つの装置間にデータ送受信によるイ
ンターフェースを遂行する。データ送受信する時に二つ
の装置中、第1装置により書込制御信号wr_txd、
読出制御信号rd_rxd及び直列インターフェース装
置をイネーブルさせるための選択信号を提供してもらう
ようになる。そして、第2装置により直列データ送受信
によるフレーム同期信号Fsync、シフトクロック
(Sftclk)を提供してもらうようになる。そし
て、直列インターフェース装置400が搭載されるシス
テムから該当クロック信号CLKを提供してもらうよう
になる。
【0032】前記のようないろいろな信号の入力に応答
して直列インターフェース装置400が動作するように
なり、各単位データ、要するに、8ビット、16ビッ
ト、32ビット、、、等の段位データの伝送が完了され
る始点で該当装置に単位データの送受信が完了されたこ
とを知らせるためのインターラプト信号CINTを出力
するようになる。
【0033】再び、図3を参照してより具体的に各構成
部分の動作を説明すると、次のようである。
【0034】まず、伝送目的レジスター420は書込制
御信号wr_txdの入力に応答して該当伝送データを
提供してもらって貯蔵する。伝送目的レジスター420
は制御信号発生部450で提供される第1レジスター制
御信号ldtsの入力に応答して貯蔵された伝送データ
を直列入出力レジスター430に提供するようになる。
【0035】つづいて、直列入出力レジスター430は
伝送データをシフトクロック(Shfclk)のネガテ
ィブエッジ(negative edge)で伝送レジ
スター440に1ビットずつシフトして出力し、これと
同時にデータ受信ラインDRXから受信データを入力し
てもらう。つづいて、伝送レジスター440はシフトク
ロック(Shfclk)のポジティブエッジ(posi
tive edge)で入力してもらう1ビットデータ
をデータ送信ラインDTXに出力するようになる。
【0036】前記のようなデータの直列送受信の動作に
よる直列インターフェース装置400の各部分の動作に
よるタイミング図が添付図面図5に図示されている。
【0037】図5に図示されたタイミング図の場合は単
位データが8ビットの場合を図示したものである。例え
ば、直列入出力レジスター430は8ビットの伝送デー
タを各々1ビットずつシフトクロック(Shfclk)
のネガティブエッジで同期して1ビットずつ伝送レジス
ター440に提供する。同時に1ビットずつ受信データ
を入力してもらって、シフトするようになる。そして、
伝送レジスター440は提供してもらう1ビットのデー
タをシフトクロック(Shfclk)のポジティブエッ
ジで出力するようになる。このように、直列入出力レジ
スター430がシフトクロック(Shfclk)に同期
してシフト動作を遂行して8ビットデータの送受信を完
了するようになる。
【0038】この時、制御信号発生部450はまず、受
信目的レジスター410に第2レジスター制御信号ld
rdを出力して、直列入出力レジスター430に受信完
了された8ビットの受信データを入力してもらうように
する。続いて、第1レジスター制御信号ldtsを送信
目的レジスター420に出力して、送信目的レジスター
420に貯蔵された伝送データが直列入出力レジスター
430に提供されるようにする。このように、8ビット
データの送信が完了されると、制御信号発生部450は
インターラプト信号CINTを該当装置に出力してデー
タ送受信完了されたこをを知らせるようになる。従っ
て、該当装置は受信目的レジスター410に読出制御信
号rd_rxdを入力して受信されたデータを読出する
ようになる。
【0039】一方、制御信号発生部450はクロック信
号CLK、フレーム同期信号Fsync、シフトクロッ
ク(Shfclk)を提供してもらい、これに応答して
第1、第2レジスター制御信号ldts、ldrd及び
インターラプト信号CINTを発生するようになる。こ
のような、制御信号発生部450を構成した一例として
詳細回路図が添付図面図4に図示されている。
【0040】図4に図示されたように、制御信号発生部
450は大きく半フレーム同期信号発生部453と、レ
ジスター制御信号発生部455と、インターラプト発生
部454で構成される。
【0041】半フレーム同期信号発生部453はシフト
クロック(Shtclk)に同期してフレーム同期信号
Fsyncを入力してもらって出力する1ビットのレジ
スター451と、レジスター451の出力と、フレーム
同期信号Fsyncを論理積(AND)してその結果を
半フレーム同期信号(Hlf_Fsync)に出力する
論理回路452を含んで構成される。レジスター451
はフリップフロップ(flip−flop)で構成がで
きるし、論理回路452はアンドゲート(AND ga
te)で構成できる。
【0042】インターラプト発生部454は単位データ
のビット数に対応されたカウンターで構成可能である。
要するに、単位データが8ビットであると、3ビットカ
ウンターに、16ビットの場合、4ビットカウンターで
構成可能である。それで、単位データが8ビットである
場合、シフトクロックShfclkが八回入力される
と、インターラプト信号CINTを出力するようにな
る。
【0043】そして、レジスター制御信号発生部455
は半フレーム同期信号(Hlf_Fsync)の入力に
より、イネーブルされ、入力されるクロック信号CLK
をカウンターし、各カウンター結果により第1及び第2
レジスター制御信号ldts、ldrd中、該当信号を
出力するようになる。レジスター制御信号発生部455
はカウンターで構成ができるし、インターラプト発生部
454を構成するカウンターと同一なビット数を持つカ
ウンターを使用して構成が可能である。特に、レジスタ
ー制御信号発生部455はイネーブルされる区間で順次
的に第1及び第2レジスター制御信号ldts、ldr
dを発生するようになる。要するに、第2レジスター制
御信号ldrdは入力されるクロック信号CLKの2,
3,4番目クロック区間で発生され、第1レジスター制
御信号ldtsは入力されるクロック信号CLKの4,
5,6番目クロック区間で発生される。
【0044】図5に図示されたように、第1及び第2レ
ジスター制御信号ldts、ldrdはフレーム同期信
号Fsyncと、半フレーム同期信号Hlf_Fsyn
cが有効な区間で発生される。従って、直列入出力レジ
スター430に受信された受信データが受信目的レジス
ター410に提供され、つづいて、送信目的レジスター
420に貯蔵された伝送データが直列入出力レジスター
430に提供される。
【0045】以上のように、直列インターフェース装置
400は直列入出力レジスター430を利用してデータ
送信動作を遂行しながら、同時にデータの受信動作も遂
行することができるようになる。
【0046】
【発明の効果】以上のような本発明によると、単一のシ
フトレジスターを使用してデータ送受信動作を遂行する
ようになるので、直列インターフェース装置に具備され
るレジスターの大きさを減少させる効果がある。その上
に処理されるデータの基本単位が8ビット、16ビッ
ト、32ビット、、、等で増加される場合に従来の直列
インターフェース装置は送受信による各々のシフトレジ
スターを使用しなければならないので、直列インターフ
ェース装置に具備されるレジスターの大きさが急激に増
加されたが、本発明によると、このような問題点を最小
化されることができるようになる効果がある。
【図面の簡単な説明】
【図1】 従来の直列インターフェース装置がCODE
Cインターフェースに使われた例を示す図面である。
【図2】 従来の直列インターフェース装置の内部構成
を詳細に示す図面である。
【図3】 本発明の実施形態による送受信兼用のレジス
ターを持つ直列インターフェース装置の詳細回路図であ
る。
【図4】 図3に図示された制御信号発生部の一例とし
ての詳細回路図である。
【図5】 本発明の直列インターフェース装置の動作に
よる重要部分のタイミング図である。
【符号の説明】
100:DSP 110:選択部 120:制御バス 130:データバス 200:直列インターフェース装置 300:CODEC

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 二つの装置間に直列データを送受信する
    直列インターフェース装置において、 (a)書込制御信号wr_txdの入力に応答してデー
    タ伝送のための伝送データが貯蔵される伝送目的レジス
    ターと、 (b)データ伝送する時、前記伝送データを提供しても
    らって、データ伝送のための同期信号であるシフトクロ
    ックSftclkに同期して前記伝送データを出力し、
    同時に受信データを入力してもらう直列入出力レジスタ
    ーと、 (c)前記シフトクロックSftclkに同期して前記
    伝送データを提供してらって、伝送する伝送レジスター
    と、 (d)伝送データの直列伝送完了及び受信データの直列
    受信完了する時に前記直列入出力レジスターから受信デ
    ータを提供してもらって貯蔵し、読出制御信号rd_r
    xdの入力に応答して前記受信データを出力する受信目
    的レジスターと、 (e)直列データの送受信動作による複数の諸般制御信
    号を発生する制御信号発生部を含み、 前記伝送データの直列伝送完了及び受信データの直列受
    信完了する時に前記直列入出力レジスターから受信デー
    タが前記受信目的レジスターに提供された後、前記伝送
    目的レジスターに貯蔵された伝送データが前記直列入出
    力レジスターに提供されることを特徴とする送受信兼用
    のレジスターを持つ直列インターフェース装置。
  2. 【請求項2】 前記直列入出力レジスターはシフトレジ
    スターであることを特徴とする請求項1に記載の送受信
    兼用のレジスターを持つ直列インターフェース装置。
  3. 【請求項3】 前記伝送レジスターは1ビットレジスタ
    ーであることを特徴とする請求項1に記載の送受信兼用
    のレジスターを持つ直列インターフェース装置。
  4. 【請求項4】 前記制御信号発生部は(a)単位データ
    を区分するためのフレーム同期信号Fsyncを入力し
    てもらい、前記シフトクロックShtclkの入力に同
    期して半フレーム同期信号Hlf_Fsyncを出力す
    る半フレーム同期信号発生部と、 (b)前記半フレーム同期信号Hlf_Fsyncの入
    力によって、イネーブルされて入力されるクロック信号
    CLKをカウントし、各カウント結果により第1及び第
    2レジスター制御信号ldrd、ldts中、該当信号
    を出力するレジスター制御信号発生部と、 前記シフトクロックSftclkを入力してもらって、
    カウントして段位データ送受信の完了によるインターラ
    プト信号CINTを出力するインターラプト発生部を含
    み、 前記第1レジスター制御信号ldrdの出力による直列
    入出力レジスターに受信された受信データが前記受信目
    的レジスターに提供され、前記第2レジスター制御信号
    ldtsの出力により前記伝送目的レジスターに貯蔵さ
    れた伝送データが前記直列入出力レジスターに提供され
    ることを特徴とする請求項1に記載の送受信兼用のレジ
    スターを持つ直列インターフェース装置。
  5. 【請求項5】 前記半フレーム同期信号発生部は、 (a)前記シフトクロックShtclkに同期して前記
    フレーム同期信号Fsyncを入力してもらって、出力
    するレジスターと、 (b)前記レジスターの出力と前記フレーム同期信号F
    syncを論理積(AND)してその結果を前記半フレ
    ーム同期信号Hlf_Fsyncに出力する論理回路を
    含むことを特徴とする請求項4に記載の送受信兼用のレ
    ジスターを持つ直列インターフェース装置。
  6. 【請求項6】 前記インターラプト発生部は単位データ
    に対応されたビット数を持つカウンターで構成されるこ
    とを特徴とする請求項4に記載の送受信兼用のレジスタ
    ーを持つ直列インターフェース装置。
  7. 【請求項7】 前記レジスター制御信号発生部は段位デ
    ータに対応されたビット数を持つカウンターで構成され
    ることを特徴とする請求項4に記載の送受信兼用のレジ
    スターを持つ直列インターフェース装置。
  8. 【請求項8】 前記直列インターフェース装置は単一チ
    ップで形成されることを特徴とする請求項1に記載の送
    受信兼用のレジスターを持つ直列インターフェース装
    置。
JP23197398A 1997-08-26 1998-08-18 送受信兼用のレジスターを持つ直列インターフェース装置 Expired - Fee Related JP4098410B2 (ja)

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