JPS5837736B2 - 直列デ−タ伝送方式 - Google Patents
直列デ−タ伝送方式Info
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- JPS5837736B2 JPS5837736B2 JP54113253A JP11325379A JPS5837736B2 JP S5837736 B2 JPS5837736 B2 JP S5837736B2 JP 54113253 A JP54113253 A JP 54113253A JP 11325379 A JP11325379 A JP 11325379A JP S5837736 B2 JPS5837736 B2 JP S5837736B2
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- Japan
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- serial data
- alarm
- line
- slave
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/14—Arrangements for detecting or preventing errors in the information received by using return channel in which the signals are sent back to the transmitter to be checked ; echo systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は直列データ伝送方式に係り、特に伝送ミス、伝
送線の断線を確実に検出することができる直列データ伝
送方式に関する。
送線の断線を確実に検出することができる直列データ伝
送方式に関する。
送信線と受信線を有し、これら送信線と受信線を介して
２つの装置間で直列データの授受をビットシリアルに両
方向に行なうデータ伝送系は広く知られている。
２つの装置間で直列データの授受をビットシリアルに両
方向に行なうデータ伝送系は広く知られている。
今、一方の装置をマスター、他方の装置をスレーブと呼
ぶものとすれば、マスターからスレーブには送信線を介
して直列データが送られ、スレーブからマスターへは受
信線を介して直列データが転送される。
ぶものとすれば、マスターからスレーブには送信線を介
して直列データが送られ、スレーブからマスターへは受
信線を介して直列データが転送される。
か＼るデータ伝送システムにおいてはノイズ等による伝
送ミス、伝送線の断線等が頻繁に生じ、このような伝送
ミス、伝送線の断線が生じた場合にはすみやかに検出し
、装置が誤動作するのを防止しなければならない。
送ミス、伝送線の断線等が頻繁に生じ、このような伝送
ミス、伝送線の断線が生じた場合にはすみやかに検出し
、装置が誤動作するのを防止しなければならない。
そこで従来から種々の伝送ミスをチェックする方式が実
施されている。
施されている。
たとえばデータｌこパリテイピットを付加する方法があ
るが、この方式では受信された直列データに偶数ビット
の付号反転があった場合には伝送ミスをチェックするこ
とができず、又伝送線の断線等をチェックすることもで
きない。
るが、この方式では受信された直列データに偶数ビット
の付号反転があった場合には伝送ミスをチェックするこ
とができず、又伝送線の断線等をチェックすることもで
きない。
従って本発明はＮビットの直列データのうち、少なくと
も１ビットの伝送ミスがあった場合に該伝送ミスを確実
に検出することができると共に、送信線、受信線、スト
ローブラインの断線を確実に検出することができる直列
データ伝送方式を提供することを目的とする。
も１ビットの伝送ミスがあった場合に該伝送ミスを確実
に検出することができると共に、送信線、受信線、スト
ローブラインの断線を確実に検出することができる直列
データ伝送方式を提供することを目的とする。
以下、本発明の実施例を図面に従って詳細に説明する。
第１図は本発明を実現する伝送システムの電気系統ブロ
ック図、第２図は送信線、受信線及びストローブライン
の波形図であり、同図ａはマスターからスレーブへ直列
データを伝送する場合の波形図、同図ｂはスレーブから
マスターへ直列データを伝送する場合の波形図である。
ック図、第２図は送信線、受信線及びストローブライン
の波形図であり、同図ａはマスターからスレーブへ直列
データを伝送する場合の波形図、同図ｂはスレーブから
マスターへ直列データを伝送する場合の波形図である。
図中、ＭＡＳはマスター、ＳＬＶはスレーブで、マスタ
ーＭＡＳとスレーブＳＬＶ間で相互に直列データの授受
が行われる。
ーＭＡＳとスレーブＳＬＶ間で相互に直列データの授受
が行われる。
ＳＬは送信線でマスタＭＡＳからスレーブＳＬＶへの直
列データの伝送はこの送信線ＳＬを介して行われる。
列データの伝送はこの送信線ＳＬを介して行われる。
ＲＬは受信線でスレーブＳＬＶからマスクＭＡＳへの直
列データの伝送はこの受信線ＲＬを介して行われる。
列データの伝送はこの受信線ＲＬを介して行われる。
ＳＴＬはストローブラインで、直列データの送受信に際
してマスターＭＡＳ内に設けられた後述する伝送制御回
路から発生した１８個のバルスＳ１〜Ｓ１８よりなるス
トロープパルスＳＴＢ （第２図）が直列データと同期
して該ストロープラインＳＴＬを介してスレーブＳＬＶ
に送られる。
してマスターＭＡＳ内に設けられた後述する伝送制御回
路から発生した１８個のバルスＳ１〜Ｓ１８よりなるス
トロープパルスＳＴＢ （第２図）が直列データと同期
して該ストロープラインＳＴＬを介してスレーブＳＬＶ
に送られる。
ＳＦＲｍ はシフトレジスクであり、スレーブＳＬＶ
へ送信される１６ビットの並列データが図示しないメモ
リよりセットさレ、シかる後シフトパルス（ストロープ
パルス）に同期して１ビットづつ直列データＳＤＯ （
第２図ａ）に変換されスレーブＳＬＶに出力されると共
に、スレーブＳＬＹから送られてくる直列データＳＤＩ
’（第２図ｂ）をシフトパルスに同期して１ビットづつ
シフトしながら最上位桁ＭＳＤから記憶し、１６ビット
の受信により並列情報としてバス線ＢＵＳＭに出力する
。
へ送信される１６ビットの並列データが図示しないメモ
リよりセットさレ、シかる後シフトパルス（ストロープ
パルス）に同期して１ビットづつ直列データＳＤＯ （
第２図ａ）に変換されスレーブＳＬＶに出力されると共
に、スレーブＳＬＹから送られてくる直列データＳＤＩ
’（第２図ｂ）をシフトパルスに同期して１ビットづつ
シフトしながら最上位桁ＭＳＤから記憶し、１６ビット
の受信により並列情報としてバス線ＢＵＳＭに出力する
。
ＴＲＦＭは伝送制御回路で、直列データの伝送方向を示
す信号ＭＳ，ＳＭを発生すると共に、マスクＭＡＳがＮ
ビットの直列データをスレーブＳＬＶへ送出する際（Ｍ
Ｓ−“１“）、及びスレーブＳＬＹからＮビットの直列
データを受信する際（ＳＭ＝“１“）に、１８個のパル
スＳ１〜Ｓ１８よりなるストローブパルスＳＴＢ（第２
図〕？発生し、該ストローブパルスＳＴＢをスレーブＳ
Ｌｖへ送る。
す信号ＭＳ，ＳＭを発生すると共に、マスクＭＡＳがＮ
ビットの直列データをスレーブＳＬＶへ送出する際（Ｍ
Ｓ−“１“）、及びスレーブＳＬＹからＮビットの直列
データを受信する際（ＳＭ＝“１“）に、１８個のパル
スＳ１〜Ｓ１８よりなるストローブパルスＳＴＢ（第２
図〕？発生し、該ストローブパルスＳＴＢをスレーブＳ
Ｌｖへ送る。
尚、マスクＭＡＳ内のシフトレジスタＳ Ｆ Ｒｍはス
トローブパルスＳ２〜Ｓ１７の立上りに同期して動作し
、又、スレーブＳＬＹ内の後述するシフトレジスタはス
トローブパルスＳＴＢの立下りで動作する。
トローブパルスＳ２〜Ｓ１７の立上りに同期して動作し
、又、スレーブＳＬＹ内の後述するシフトレジスタはス
トローブパルスＳＴＢの立下りで動作する。
ＣＯＩＭは比較回路で、マスク−ＭＡＳからスレーブＳ
ＬＶへ送信したＮビットの直列データＳＤＯの各ビット
内容とスレーブＳＬＶが１ビット受信する毎にマスター
ＭＡＳへ返送した直列データＳＤＩの各ビット内容とを
逐次比較すると共に、Ｎビットが全て一致していれば論
理“１“、Ｎビットのうち１ビットでも異なれば論理“
Ｏ“のアラームビットをＮビット送信後に出力する。
ＬＶへ送信したＮビットの直列データＳＤＯの各ビット
内容とスレーブＳＬＶが１ビット受信する毎にマスター
ＭＡＳへ返送した直列データＳＤＩの各ビット内容とを
逐次比較すると共に、Ｎビットが全て一致していれば論
理“１“、Ｎビットのうち１ビットでも異なれば論理“
Ｏ“のアラームビットをＮビット送信後に出力する。
ＧＭ１，ＧＭ２はそれぞれゲ゛一ト回路である。
ゲート回路ＧＭ１はマスターＭＡＳからスレーブＳＬＶ
へ直列データＳＤＯを伝送する場合（ＭＳ＝“１“）に
は１ビットのスタートビットと、Ｎビットの直列データ
と、１ビットのアラームビットよりなる（Ｎ＋２）ビッ
トの直列データＳＤＯ（第２図ａ）を送信線ＳＬＩと乗
せ、又スレーブＳＬＹから直列データＳＤＩ’を受信し
ている場合には（ＳＭ−“１“）、１ビット受信する毎
に該ビット内容（シフトレジスタＳＦＲｍの最上位桁Ｍ
ＳＤの内容）を送信線ＳＬに乗せる。
へ直列データＳＤＯを伝送する場合（ＭＳ＝“１“）に
は１ビットのスタートビットと、Ｎビットの直列データ
と、１ビットのアラームビットよりなる（Ｎ＋２）ビッ
トの直列データＳＤＯ（第２図ａ）を送信線ＳＬＩと乗
せ、又スレーブＳＬＹから直列データＳＤＩ’を受信し
ている場合には（ＳＭ−“１“）、１ビット受信する毎
に該ビット内容（シフトレジスタＳＦＲｍの最上位桁Ｍ
ＳＤの内容）を送信線ＳＬに乗せる。
尚、スタートビットのビット内容は論理“Ｏ“である。
即ち、ゲート回路ＧＭ１はＭＳ＝“１“の場合には、ス
トロープパルスＳＴＢの第１パルスＳ１に同期シテ“Ｏ
“ヲ送信し、第２パルス乃至１７パルスＳ２〜Ｓ１ｌこ
同期してシフトレジスタＳＦＲｍに記憶されたＮビット
の並列データを１ビットづつ直列データとして送信し、
パルスＳ１８に同期して比較回路ＣＯＩＭの出力をアラ
ームビットとして送信し、又ＳＭ＝“１“ミ場合には１
ビット受信する毎にシフトレジスタＳＦＲｍの最上位桁
ビットＭＳＤの内容をパルス８２〜Ｓ１．に同期して送
信する。
トロープパルスＳＴＢの第１パルスＳ１に同期シテ“Ｏ
“ヲ送信し、第２パルス乃至１７パルスＳ２〜Ｓ１ｌこ
同期してシフトレジスタＳＦＲｍに記憶されたＮビット
の並列データを１ビットづつ直列データとして送信し、
パルスＳ１８に同期して比較回路ＣＯＩＭの出力をアラ
ームビットとして送信し、又ＳＭ＝“１“ミ場合には１
ビット受信する毎にシフトレジスタＳＦＲｍの最上位桁
ビットＭＳＤの内容をパルス８２〜Ｓ１．に同期して送
信する。
ゲート回路ＧＭ２はマスターＭＡＳからスレーブＳＬ■
へ直列データＳＤＯを伝送している場合に（ＭＳ−“１
“）、スレーブＳＬＶは１ビット受信する毎に受信した
ビット内容を逐次Ｓ．ＤＩ （第２図ａ）としてストロ
ーブパルスＳＴＢの立下りに同期してマスターＭＡＳに
返送するが、この返送されてきた直列データＳＤＩを線
ｌ２を介して比較回路ＣＯＩＭへ出力し、又スレーブＳ
ＬＶからマスターＭＡＳへ直列データＳＤＩ’を伝送し
ている場合には（ＳＭ＝“１つ、？直列データＳＤＩ’
をシフトレジスタＳ Ｆ Ｒ ｍの最上位桁ビットＭＳ
Ｄに入力する。
へ直列データＳＤＯを伝送している場合に（ＭＳ−“１
“）、スレーブＳＬＶは１ビット受信する毎に受信した
ビット内容を逐次Ｓ．ＤＩ （第２図ａ）としてストロ
ーブパルスＳＴＢの立下りに同期してマスターＭＡＳに
返送するが、この返送されてきた直列データＳＤＩを線
ｌ２を介して比較回路ＣＯＩＭへ出力し、又スレーブＳ
ＬＶからマスターＭＡＳへ直列データＳＤＩ’を伝送し
ている場合には（ＳＭ＝“１つ、？直列データＳＤＩ’
をシフトレジスタＳ Ｆ Ｒ ｍの最上位桁ビットＭＳ
Ｄに入力する。
ＤＴＣＭはスレーブからマスターへ直列データを伝送し
ている際に（ＳＭ一“１“）、伝送ミス及び送信線ＳＬ
、受信ｉｌＲＬ，ストローブラインＳＴＬの断線を検出
する検出回路である。
ている際に（ＳＭ一“１“）、伝送ミス及び送信線ＳＬ
、受信ｉｌＲＬ，ストローブラインＳＴＬの断線を検出
する検出回路である。
即ち、スレーブＳＬＹはＮビットの直列データの送信に
先立って論理“０“の１ビットのスタートビットを送信
し、又、Ｎビットの直列データを送信後１ビットのアラ
ームビット（伝送ミスがなければ論理“１“）を送信す
るようになっているが、伝送ミス、断線が生じると、後
述する如くマスターＭＳＡはスタートビットを“１“又
はアラームビットを“Ｏ“とじて受信するため、このス
タートビットのビット内容“１“又はアラームビットの
ビット内容“０“を検出して伝送ミス、断線があったこ
とを検出する。
先立って論理“０“の１ビットのスタートビットを送信
し、又、Ｎビットの直列データを送信後１ビットのアラ
ームビット（伝送ミスがなければ論理“１“）を送信す
るようになっているが、伝送ミス、断線が生じると、後
述する如くマスターＭＳＡはスタートビットを“１“又
はアラームビットを“Ｏ“とじて受信するため、このス
タートビットのビット内容“１“又はアラームビットの
ビット内容“０“を検出して伝送ミス、断線があったこ
とを検出する。
ＤＶＭ，ＤＶＭ’はドライバ、ＲＶＭはレシーバである
。
。
ＳＦＲｓ ，ＳＦＲｓ’はそれぞれシフトレジスタであ
り、シフトレジスタＳＦＲｓにはスレーブＳＬＶからマ
スクＭＡＳへ伝送すべき１６ビットの並列情報がセット
され、しかる後シフトパルス８２〜Ｓ１（ストローブパ
ルスＳＴＢ）に同期して１ビットづつ直列データＳＤＩ
’（第２図ｂ）に変換されマスクＭＡＳへ出力される。
り、シフトレジスタＳＦＲｓにはスレーブＳＬＶからマ
スクＭＡＳへ伝送すべき１６ビットの並列情報がセット
され、しかる後シフトパルス８２〜Ｓ１（ストローブパ
ルスＳＴＢ）に同期して１ビットづつ直列データＳＤＩ
’（第２図ｂ）に変換されマスクＭＡＳへ出力される。
又、シフトレジスタＳＦＲｓ’はマスクＭＡＳから送ら
れてくる直列データＳＤＯ （第２図ａ）をシフトパル
ス８２〜Ｓ１．に同期して１ビットづつシフトしながら
最上位桁ビットＭＳＤから記憶し、１６ビットの受信に
より並列情報として出力する。
れてくる直列データＳＤＯ （第２図ａ）をシフトパル
ス８２〜Ｓ１．に同期して１ビットづつシフトしながら
最上位桁ビットＭＳＤから記憶し、１６ビットの受信に
より並列情報として出力する。
ＣＯＩＳは比較回路で、スレーブＳＬＶからマスターＭ
ＡＳへ送信したＮビットの直列データＳＤＩ’の各ビッ
ト内容とマスターＭＡＳが１ビット受信する毎にスレー
ブＳＬＶへ返送した直列データＳＤＯ’の各ビット内容
を逐次比較すると共に、Ｎビットが全て一致していれば
論理“１“、Ｎビットのうち１ビットでも異なれば論理
“Ｏ“のアラームビットをＮビット送信後に出力する。
ＡＳへ送信したＮビットの直列データＳＤＩ’の各ビッ
ト内容とマスターＭＡＳが１ビット受信する毎にスレー
ブＳＬＶへ返送した直列データＳＤＯ’の各ビット内容
を逐次比較すると共に、Ｎビットが全て一致していれば
論理“１“、Ｎビットのうち１ビットでも異なれば論理
“Ｏ“のアラームビットをＮビット送信後に出力する。
ＧＳ１，ＧＳ２はそれぞれゲート回路である。
ゲート回路ＧＳ１はスレーブＳＬＹからマスターへ直列
データＳＤＩ’を伝送する場合（ＳＭ−“１“）には１
ビットのスタートビットと、Ｎビットの直列データと、
１ビットのアラームビットよりなる（ Ｎ＋２ ）ビッ
トの該直列データＳＤＩ’を受信線ＲＬに乗せ、又マス
ターＭＡＳから直列データＳＤＯを受信している場合に
は？ＭＳ＝“１“）、１ビット受信する毎に該ビット内
容（シフトレジスタＳＦＲｓ’の最上位桁ＭＳＤの内容
）を受信線ＲＬに乗せる。
データＳＤＩ’を伝送する場合（ＳＭ−“１“）には１
ビットのスタートビットと、Ｎビットの直列データと、
１ビットのアラームビットよりなる（ Ｎ＋２ ）ビッ
トの該直列データＳＤＩ’を受信線ＲＬに乗せ、又マス
ターＭＡＳから直列データＳＤＯを受信している場合に
は？ＭＳ＝“１“）、１ビット受信する毎に該ビット内
容（シフトレジスタＳＦＲｓ’の最上位桁ＭＳＤの内容
）を受信線ＲＬに乗せる。
尚、スタートビットのビット内容は論理“Ｏ“である。
即ち、ゲート回路ＧＳ１はＳＭ−“１“の場合にはスト
ローブパルスＳＴＢの第１パルスに同期して“Ｏ“を送
信し、第２パルス乃至第１７パルス８２〜Ｓ１に同期し
てシフトレジスタＳＦＲｓに記憶されたＮビットの並列
データを１ビットづつ直列データとして送信し、第１８
パルス８１８に同期して比較回路ＣＯＩＳの出力をアラ
ームビットとして送信し、又、ＭＳ＝“１“の場合には
１ビット受信する毎に該ビット内容（シフトレジスタＳ
Ｆ Ｒ ｓ’の最上位桁ビットＭＳＤの内容）をパル
ス８２〜Ｓ１に同期して送信する。
ローブパルスＳＴＢの第１パルスに同期して“Ｏ“を送
信し、第２パルス乃至第１７パルス８２〜Ｓ１に同期し
てシフトレジスタＳＦＲｓに記憶されたＮビットの並列
データを１ビットづつ直列データとして送信し、第１８
パルス８１８に同期して比較回路ＣＯＩＳの出力をアラ
ームビットとして送信し、又、ＭＳ＝“１“の場合には
１ビット受信する毎に該ビット内容（シフトレジスタＳ
Ｆ Ｒ ｓ’の最上位桁ビットＭＳＤの内容）をパル
ス８２〜Ｓ１に同期して送信する。
ゲート回路ＧＳ２はスレーブＳＬＶからマスターＭＡＳ
へ直列データＳＤＩ’を伝送している場合に（ＳＭ−“
１“）、マスターＭＡＳは１ビット受信する毎に受信し
たビット内容を逐次Ｓ Ｄｏ’としてストローブパルス
ＳＴＢの立上りに同期してスレーブＳＬＶに返送するが
この返送されてきた直列データＳ ＤＯ’を比較回路Ｃ
ＯＩＳへ線ｌ２′を介して出力し、又、マスターＭ人Ｓ
からスレーブＳＬＹへ直列データＳＤＯを伝送している
場合には（ＭＳ＝“１“）、該直列データＳＤＯをシフ
トレジスタＳ Ｆ Ｒ ｓ’に出力する。
へ直列データＳＤＩ’を伝送している場合に（ＳＭ−“
１“）、マスターＭＡＳは１ビット受信する毎に受信し
たビット内容を逐次Ｓ Ｄｏ’としてストローブパルス
ＳＴＢの立上りに同期してスレーブＳＬＶに返送するが
この返送されてきた直列データＳ ＤＯ’を比較回路Ｃ
ＯＩＳへ線ｌ２′を介して出力し、又、マスターＭ人Ｓ
からスレーブＳＬＹへ直列データＳＤＯを伝送している
場合には（ＭＳ＝“１“）、該直列データＳＤＯをシフ
トレジスタＳ Ｆ Ｒ ｓ’に出力する。
ＤＴＣＳはマスターからスレーブへ直列データＳＤＯを
伝送している際（ＭＳ“１“）、送信線ＳＬ，受信線Ｒ
Ｌ，ストローブラインＳＴＬが断線したこと及び伝送ミ
スを検出する検出回路である。
伝送している際（ＭＳ“１“）、送信線ＳＬ，受信線Ｒ
Ｌ，ストローブラインＳＴＬが断線したこと及び伝送ミ
スを検出する検出回路である。
即ち、マスターＭＡＳはＮビットの直列データの送信に
先立って論理“０“の１ビットのスタートビットを送信
し、又Ｎビットの直列データを送信後１ビットのアラー
ムビット（伝送ミスがなければ論理“１“）を送信する
ようになっているが、伝送ミス断線が生じると後述する
如くスレーブＳＬＶはスタートビットを“１“又はアラ
ームビットを“０“とじて受信するため、このスタート
ビットのビット内容“１“又はアラームビットのビット
内容“Ｏ“を検出して断線があったことを検出する。
先立って論理“０“の１ビットのスタートビットを送信
し、又Ｎビットの直列データを送信後１ビットのアラー
ムビット（伝送ミスがなければ論理“１“）を送信する
ようになっているが、伝送ミス断線が生じると後述する
如くスレーブＳＬＶはスタートビットを“１“又はアラ
ームビットを“０“とじて受信するため、このスタート
ビットのビット内容“１“又はアラームビットのビット
内容“Ｏ“を検出して断線があったことを検出する。
ＤＶＳはドライバ、ＲＶＳ，ＲＶＳ’はレシーバである
。
。
ＴＲＦＳは伝送制御回路で、マスターＭＡＳの伝送制御
回路ＴＲＦＭからストロープパルスＳＴＢを受け、これ
を発生すると共に、信号ＭＳ ，ＳＭを発生する。
回路ＴＲＦＭからストロープパルスＳＴＢを受け、これ
を発生すると共に、信号ＭＳ ，ＳＭを発生する。
次に、本発明の動作についてマスターＭＡＳか？スレー
ブＳＬＶへＮビットの直列データを伝送する場合につい
て動作を説明する。
ブＳＬＶへＮビットの直列データを伝送する場合につい
て動作を説明する。
マスターＭＡＳからスレーブＳＬＶへＮビットのデータ
を伝送する場合、図示しないメモリからバス線ＢＵＳＭ
を介してＮ（Ｎ＝１６）ビットの並列データがシフトレ
ジスタＳＦＲｍにセットされる。
を伝送する場合、図示しないメモリからバス線ＢＵＳＭ
を介してＮ（Ｎ＝１６）ビットの並列データがシフトレ
ジスタＳＦＲｍにセットされる。
伝送制御回路ＴＲＦＭはＭＳ＝“１“、ＳＭ−“０“を
発生すると共に１８個のストローブパルスＳＴＢ（８１
〜Ｓ１８）を順次発生する。
発生すると共に１８個のストローブパルスＳＴＢ（８１
〜Ｓ１８）を順次発生する。
これにより、ゲート回路ＧＭ１は第１パルスＳ１の発生
中、論理“Ｏ“のスタートビットを出力する。
中、論理“Ｏ“のスタートビットを出力する。
このスタートビットはドライバＤＶＭ，送信線ＳＬ，
レシーバＲＶＳ，ゲート回路ＧＳ２、線ｌ１′を介し
て検出回路ＤＴＣＳに入力される。
レシーバＲＶＳ，ゲート回路ＧＳ２、線ｌ１′を介し
て検出回路ＤＴＣＳに入力される。
尚、ＭＳ−“１“の際には線１，／にのみ出力されて、
線ｌ２′には出力されないようゲート回路ＧＳ１はゲー
ト制御されている。
線ｌ２′には出力されないようゲート回路ＧＳ１はゲー
ト制御されている。
一方、スレーブ側の伝送制御回路ＴＲＦＳはストローブ
ラインＳＴＬを介してストローブパルスＳＴＢを受信し
ており、順次ストローブパル郊ＴＢ（８１〜Ｓ１８）を
発生すると共に、ＭＳ＝“１“ＳＭ−“Ｏ“を発生し、
これらを各回路に入力している。
ラインＳＴＬを介してストローブパルスＳＴＢを受信し
ており、順次ストローブパル郊ＴＢ（８１〜Ｓ１８）を
発生すると共に、ＭＳ＝“１“ＳＭ−“Ｏ“を発生し、
これらを各回路に入力している。
従って、スレーブＳＬＶが正しく “Ｏ“のスタートビ
ットを受信すればアンドゲートＡＧ１′，Ａ０２′の出
力は“０“となっているためオアゲ゛−ｔ−ＯＲ’の出
力信号（アラーム信号）ＡＬＭは“Ｏ“となりアラーム
はでない。
ットを受信すればアンドゲートＡＧ１′，Ａ０２′の出
力は“０“となっているためオアゲ゛−ｔ−ＯＲ’の出
力信号（アラーム信号）ＡＬＭは“Ｏ“となりアラーム
はでない。
しかし、伝送ミスが生じれば後述する如くスタートビッ
トのビット内容が“１“となることがあるためアンドゲ
ートＡＧ１′の出力が〃１“となってアラームが発生す
る（ＡＬＭ＝“１“）。
トのビット内容が“１“となることがあるためアンドゲ
ートＡＧ１′の出力が〃１“となってアラームが発生す
る（ＡＬＭ＝“１“）。
ストロープパルスの第２パルスＳ２が発生すればシフト
レジスタＳＦＲｍは１ビット右ヘシフトされ、最下位桁
ビットＬＳＤにあったＮビットデータの第１ビット内容
（第２図ａＳＤＯの斜線部〕がゲート回路ＧＭ１、ドラ
イバＤＶＭ、送信線ＳＬ，レシーバＲＶＳ、ゲート回路
ＧＳ２、線ｌ′を介してシフトレジスタＳＦＲ’ｓの最
上位桁ビットＭＳＤにセットされる。
レジスタＳＦＲｍは１ビット右ヘシフトされ、最下位桁
ビットＬＳＤにあったＮビットデータの第１ビット内容
（第２図ａＳＤＯの斜線部〕がゲート回路ＧＭ１、ドラ
イバＤＶＭ、送信線ＳＬ，レシーバＲＶＳ、ゲート回路
ＧＳ２、線ｌ′を介してシフトレジスタＳＦＲ’ｓの最
上位桁ビットＭＳＤにセットされる。
尚、ＭＳ−“１“の際、ゲート回路ＧＭ，は線Ｌ１上の
信号のみを出力するようになっている。
信号のみを出力するようになっている。
スレーブＳＬＶは上記Ｎビットデータの第１ビットを受
信すれば直ちに該受信したビット内容（第２図ａＳＤＩ
の斜線部）を線Ｌ１′、ゲート回路？Ｓ１、ドライバＤ
ＶＳ ，受信線ＲＬを介してマスターＭＡＳへ返送する
。
信すれば直ちに該受信したビット内容（第２図ａＳＤＩ
の斜線部）を線Ｌ１′、ゲート回路？Ｓ１、ドライバＤ
ＶＳ ，受信線ＲＬを介してマスターＭＡＳへ返送する
。
尚、ゲート回路ＧＳ１はＭＳ−“１“の際、線Ｌ１′に
現われる信号のみを出力するようになっている。
現われる信号のみを出力するようになっている。
マスク側のゲート回路ＧＭ２はスレーブＳＬＶから上記
１ビットの返送情報を受信すればこれを線ｌ２を介して
直列デークＳＤＯが印加されている比較回路ＣＯＩ■こ
出力する。
１ビットの返送情報を受信すればこれを線ｌ２を介して
直列デークＳＤＯが印加されている比較回路ＣＯＩ■こ
出力する。
尚、このゲート回路ＧＭ２はＭＳ＝“１“の場合には線
ｌ２にのみ受信信号を出力するようにゲート制御されて
いる。
ｌ２にのみ受信信号を出力するようにゲート制御されて
いる。
さて、線Ｌ１上の送信中の信号（第２図ａＳＤＯの斜線
部）と、線ｌ２上の送り返された信号（第２図ａ ＳＤ
Ｉの斜線部）とはストローブパルスの％周期だけ互いに
重ナっテイるから比較回路ＣＯＩＭは前記両信号を比較
し、一致しなければ以後、出力線Ｌ３に“１“を出力す
る。
部）と、線ｌ２上の送り返された信号（第２図ａ ＳＤ
Ｉの斜線部）とはストローブパルスの％周期だけ互いに
重ナっテイるから比較回路ＣＯＩＭは前記両信号を比較
し、一致しなければ以後、出力線Ｌ３に“１“を出力す
る。
以後、ストローブパルス８３〜Ｓ１が発生する毎に、シ
フトレジスクＳＦＲｍの内容は１ビットづつシフトされ
ながら直列データＳＤＯとして出力され、一方スレーブ
ＳＬＶのシフトレジスタＳＦＲｓ’は１ビットづつシフ
トしながらこの直列データＳＤＯを記憶する。
フトレジスクＳＦＲｍの内容は１ビットづつシフトされ
ながら直列データＳＤＯとして出力され、一方スレーブ
ＳＬＶのシフトレジスタＳＦＲｓ’は１ビットづつシフ
トしながらこの直列データＳＤＯを記憶する。
又、スレーブＳＬＶは１ビット受信する毎に線Ｌ１′、
ゲート回路ＧＳ１、ドライバＤＶＳを介して該受信した
ビット内容をＳＤＩとしてマスターＭＡＳに送り返えし
、一方、マスターＭＡＳは比較回路ＣＯＩＭにて逐次ビ
ット単位で送信信号と送り返えされた信号とを比較する
。
ゲート回路ＧＳ１、ドライバＤＶＳを介して該受信した
ビット内容をＳＤＩとしてマスターＭＡＳに送り返えし
、一方、マスターＭＡＳは比較回路ＣＯＩＭにて逐次ビ
ット単位で送信信号と送り返えされた信号とを比較する
。
そして、ストローブパルスＳＴＢの第１８パルスＳ１８
が発生すれば、マスターのゲート回路ＧＭは比較回路Ｃ
ＯＩＮの出力をアラームビットとして送信線ＳＬに乗せ
る。
が発生すれば、マスターのゲート回路ＧＭは比較回路Ｃ
ＯＩＮの出力をアラームビットとして送信線ＳＬに乗せ
る。
このアラームビットはドライバＤＶＭ，送信線ＳＬ，レ
シーバＲＶＳ，ゲート回路ＧＳ２、線ｌ１′を介して検
出回路ＤＴＣＳに入力される。
シーバＲＶＳ，ゲート回路ＧＳ２、線ｌ１′を介して検
出回路ＤＴＣＳに入力される。
さて、Ｎビットの直列データの伝送中に伝送ミスがなけ
ればアラームビットは“１“となり、又伝送ミスがあれ
ばアラームビットは“０“となっているため、伝送ミス
がなければアラーム信号は出ず（ＡＬＭ＝“０“）、伝
送ミスがあればアンドゲートＡ０２′の出力が“１“と
なってアラム信号が出力される（ＡＬＭ＝“１“）。
ればアラームビットは“１“となり、又伝送ミスがあれ
ばアラームビットは“０“となっているため、伝送ミス
がなければアラーム信号は出ず（ＡＬＭ＝“０“）、伝
送ミスがあればアンドゲートＡ０２′の出力が“１“と
なってアラム信号が出力される（ＡＬＭ＝“１“）。
そして、ＡＬＭ＝“０“ならばシフトレジスタＳＦＲｓ
’の記憶内容が並列データとして出力され、又ＡＬＭ−
“１“ならば該シフトレジスタＳＦＲｓ’の記憶内容は
出力されず誤動作が防止される。
’の記憶内容が並列データとして出力され、又ＡＬＭ−
“１“ならば該シフトレジスタＳＦＲｓ’の記憶内容は
出力されず誤動作が防止される。
以上はマスクーＭＡＳからスレーブＳＬＶへ直列データ
ＳＤＯを伝送する場合であるが、スレーブＳＬＶからマ
スターＭＡＳへ直列データＳＤＩ’を伝送する場合も全
く同様に行われる。
ＳＤＯを伝送する場合であるが、スレーブＳＬＶからマ
スターＭＡＳへ直列データＳＤＩ’を伝送する場合も全
く同様に行われる。
尚、スレーブＳＬＶからマスターＭＡＳへ伝送されるデ
ータはスレーブＳＬＶのシフトレジスタＳＦＲｓに記憶
されており、１ビットづつマスターのシフトレジスタＳ
ＦＲｍへ受信線ＲＬを介して伝送される。
ータはスレーブＳＬＶのシフトレジスタＳＦＲｓに記憶
されており、１ビットづつマスターのシフトレジスタＳ
ＦＲｍへ受信線ＲＬを介して伝送される。
次にストローブラインＳＴＬ、送信線ＳＬ、受信線ＲＬ
が断線した場合、この断線がいかに検出されるかを説明
する。
が断線した場合、この断線がいかに検出されるかを説明
する。
（Ａ） ストローブラインＳＴＬの断線（ａ） マ
スターＭＡＳからスレーブＳＬＹへ直列データＳＤＯが
伝送されている時、ＳＴＬが断線した場合には、スレー
ブからの応答は断線した時点以降“０“か“１“にクラ
ンプされる。
スターＭＡＳからスレーブＳＬＹへ直列データＳＤＯが
伝送されている時、ＳＴＬが断線した場合には、スレー
ブからの応答は断線した時点以降“０“か“１“にクラ
ンプされる。
即ち、ＳＴＬが断線すればスレーブ側においてストロー
ブパルスＳＴＢが発生しないのでシフトレジスタＳＦＲ
ｓ’の内容は更新することができず、断線後のスレーブ
からの応答は断線直前にシフトレジスタＳＦＲｓ’の最
上位桁ビツＩ−ＭＳＤに記憶された内容（“Ｏ“又は“
１”）が返送される。
ブパルスＳＴＢが発生しないのでシフトレジスタＳＦＲ
ｓ’の内容は更新することができず、断線後のスレーブ
からの応答は断線直前にシフトレジスタＳＦＲｓ’の最
上位桁ビツＩ−ＭＳＤに記憶された内容（“Ｏ“又は“
１”）が返送される。
従って、送信される直列データと送り返されたデータと
の間に不一致が生じ、アラームビットが“０“となり、
前述の通り検出回路ＤＴＣＳからアラームが発生する。
の間に不一致が生じ、アラームビットが“０“となり、
前述の通り検出回路ＤＴＣＳからアラームが発生する。
尚、送信される直列データがオール“０“又はオール“
１“の場合はアラームが出ない場合があるが、直列デー
タがオール“Ｏ“又はオール“１“となることはないか
ら確実にアラームが発生する。
１“の場合はアラームが出ない場合があるが、直列デー
タがオール“Ｏ“又はオール“１“となることはないか
ら確実にアラームが発生する。
（ｂ） スレーブＳＬＶからマスターＭＡＳへ直列デ
ータＳＤＩ’が伝送されているとき、ＳＴＬが断線した
場合には、マスクが受信するデータは断線後、シフトレ
ジスタＳＦＲｓの最下位桁ビットＬＤＳのビット内容（
“Ｏ／′又は“１つにクランプされる。
ータＳＤＩ’が伝送されているとき、ＳＴＬが断線した
場合には、マスクが受信するデータは断線後、シフトレ
ジスタＳＦＲｓの最下位桁ビットＬＤＳのビット内容（
“Ｏ／′又は“１つにクランプされる。
′Ｏ“にクランプされれば最後のストローブパルスＳ１
８の発生時アラームビットが“０“となり検出回路ＤＴ
ＣＭからアラームが発生する。
８の発生時アラームビットが“０“となり検出回路ＤＴ
ＣＭからアラームが発生する。
又、′１“にクランプされ＼ば次の直列データＳＤＯ伝
送時にスタートビットが“１“となり検出回路 ＤＴＣＭからアラームが発生する。
送時にスタートビットが“１“となり検出回路 ＤＴＣＭからアラームが発生する。
（Ｂ） 受信線ＲＬの断線
（ａ） マスターからスレーブへ直列データＳＤＯを
伝送中に受信線ＲＬが断線すれば、マスクが受信するデ
ータは“１“又は“Ｏ“にクランプされ、前記（ＡＸａ
）の場合と同様に検出回路ＤＴＣＳからアラームが発生
する。
伝送中に受信線ＲＬが断線すれば、マスクが受信するデ
ータは“１“又は“Ｏ“にクランプされ、前記（ＡＸａ
）の場合と同様に検出回路ＤＴＣＳからアラームが発生
する。
（ｂ） スレーブからマスターへ直列データＳＤＩ’
を伝送中に受信線ＲＬが断線すれば、マスクが受信する
データは“１“又は“０“にクランプされ、前記（Ａ）
（ｂ）の場合と同様に検出回路ＤＴＣＭからアラームが
発生する。
を伝送中に受信線ＲＬが断線すれば、マスクが受信する
データは“１“又は“０“にクランプされ、前記（Ａ）
（ｂ）の場合と同様に検出回路ＤＴＣＭからアラームが
発生する。
（Ｃ） 送信線ＳＬの断線
（ａ）マスターからスレーブへ直列データＳＤＯを伝送
中に送信線ＳＬが断線すれば、スｌ／ ーブが受信する
データは“Ｏ“か“１“にクランプされる。
中に送信線ＳＬが断線すれば、スｌ／ ーブが受信する
データは“Ｏ“か“１“にクランプされる。
′０“にクランプされＳばＳ１８発生時にアラームビッ
トが“Ｏ“となって検出回路ＤＴＣＳからアラームが発
生し、′１“にクラ冫プされＳば次の直列データＳＤＯ
伝送時Ｃこスタートビットが″１“となり検出回路ＤＴ
ＣＳからアラームが発生する。
トが“Ｏ“となって検出回路ＤＴＣＳからアラームが発
生し、′１“にクラ冫プされＳば次の直列データＳＤＯ
伝送時Ｃこスタートビットが″１“となり検出回路ＤＴ
ＣＳからアラームが発生する。
（ｂ） スレーブからマスクへ直列データＳ Ｄ Ｉ
’を伝送中に送信線ＳＬが断線すれば、スレーブが受信
するデータは“０“か“１“にクランプされ、スレーブ
から送信される直列データとマスターから送り返えされ
たデータ（オール“０“又はオール“１“）との間に不
一致が生じ、アラームビットが“０“となり検出回路Ｄ
ＴＣＭからアラームが発生する。
’を伝送中に送信線ＳＬが断線すれば、スレーブが受信
するデータは“０“か“１“にクランプされ、スレーブ
から送信される直列データとマスターから送り返えされ
たデータ（オール“０“又はオール“１“）との間に不
一致が生じ、アラームビットが“０“となり検出回路Ｄ
ＴＣＭからアラームが発生する。
尚、以上の説明では正常に直列データが伝送されている
場合、スタートビットが“Ｏ“、アラームビットが１１
“となるようにしたが、正常伝送時スタートビットが“
１“、アラームビットが１０“となるようにしてもよい
。
場合、スタートビットが“Ｏ“、アラームビットが１１
“となるようにしたが、正常伝送時スタートビットが“
１“、アラームビットが１０“となるようにしてもよい
。
要はスタートビットとアラームビットのビット内容の論
理が互いに異なっていればよい。
理が互いに異なっていればよい。
以上、本発明によれば受信データを送信側へ送り返えし
、該送り返えされたデータと送信したデータとを比較す
るようになっているから、Ｎビットの直列データのうち
１ビットでも異なればこれを伝送ミスとして検知するこ
とができる。
、該送り返えされたデータと送信したデータとを比較す
るようになっているから、Ｎビットの直列データのうち
１ビットでも異なればこれを伝送ミスとして検知するこ
とができる。
又、Ｎビットの伝送に先立って“Ｏ“（又は“１“）の
スタートビットを、Ｎビットの伝送後に“１“（又は“
０“）のアラームビットを伝送することによりストロー
ブライン、送信線、受信線の断線を確実に検出すること
ができる。
スタートビットを、Ｎビットの伝送後に“１“（又は“
０“）のアラームビットを伝送することによりストロー
ブライン、送信線、受信線の断線を確実に検出すること
ができる。
更に、Ｎビットの直列データに高々２ビットの付加ビッ
トを付しただけであるから上記伝送ミス、断線を確実に
検出できるにもかかわらず直列データ転送時間の無駄を
少なくできる。
トを付しただけであるから上記伝送ミス、断線を確実に
検出できるにもかかわらず直列データ転送時間の無駄を
少なくできる。
第１図は本発明を実現する伝送システムの電気系統ブロ
ック図、第２図は直列データ伝送時の送信線、受信線、
ストローブライン上の各信号波形図で、同図ａＣｔマス
クからスレーブへ直列データを伝送する場合の信号波形
図、同図ｂはスレーブからマスクへ直列データを伝送す
る場合の信号波形図である。 ＭＡＳ・・・・・・マスター、ＳＬ■・・・・・・スレ
ーブ、ＳＦＲｍ，ＳＦＲｓ ，ＳＦＲｓ’−・・シフト
レジスタ、ＧＭ１，ＧＭ２，Ｇｓ１，Ｇｓ２・・・・・
・ゲ゛一ト回路、ＤＴＣＭ，ＤＴＣＳ・・・・・・検出
回路、ＣＯＩＭ ，ＣＯＩＳ・・・・・・比較回路、Ｔ
ＲＦＭ，ＴＲＦＳ・・・・・・伝送制御回路。
ック図、第２図は直列データ伝送時の送信線、受信線、
ストローブライン上の各信号波形図で、同図ａＣｔマス
クからスレーブへ直列データを伝送する場合の信号波形
図、同図ｂはスレーブからマスクへ直列データを伝送す
る場合の信号波形図である。 ＭＡＳ・・・・・・マスター、ＳＬ■・・・・・・スレ
ーブ、ＳＦＲｍ，ＳＦＲｓ ，ＳＦＲｓ’−・・シフト
レジスタ、ＧＭ１，ＧＭ２，Ｇｓ１，Ｇｓ２・・・・・
・ゲ゛一ト回路、ＤＴＣＭ，ＤＴＣＳ・・・・・・検出
回路、ＣＯＩＭ ，ＣＯＩＳ・・・・・・比較回路、Ｔ
ＲＦＭ，ＴＲＦＳ・・・・・・伝送制御回路。
Claims (1)
- 【特許請求の範囲】 １ 送信線と受信線とを有し、送信線を介してＮビット
（Ｎは正数）の直列データを伝送する直列データ伝送方
式において、受信側に前記Ｎビットを構成する各ビット
を受信する毎に該受信したビット内容を受信線を介して
送信側へ転送する転送手段を設けると共に、送信側に送
信したビット内容と受信線を介して転送されてきたビッ
ト内容とを比較する比較手段を設け、前記Ｎビットの直
列データの送信に先立って所定の論理値を有するスター
トビットを送信線に乗せ、Ｎビットの直列データの送信
後、前記比較結果を示すアラームビットを送信線に乗せ
るようにしたことを特徴とする直列データ伝送方式。 ２ 前記比較手段による比較の結果、少なくとも１ビッ
トの不一致が生じた際は、スタートビットのビット内容
と等しい論理値をアラームビットとして送信線に乗せ、
１ビットも不一致が生じない場合にはスタートビットの
ビット内容を否定した論理値をアラームビットとして送
信線に乗せることを特徴とする特許請求の範囲第１項記
載の直列データ伝送方式。 ３ 受信側に前記スタートビットとアラームビットのビ
ット内容を判定し、該スタートビットのビット内容が所
定の論理値でない時、又は該アラームビットのビット内
容が前記所定の論理値を否定した論理値でない時、アラ
ームを発生する検出手段を設けたことを特徴とする特許
請求の範囲第１項又は第２項記載の直列データ伝送方式
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54113253A JPS5837736B2 (ja) | 1979-09-04 | 1979-09-04 | 直列デ−タ伝送方式 |
| US06/179,935 US4347609A (en) | 1979-09-04 | 1980-08-20 | Method and system for transmission of serial data |
| EP80303034A EP0024940B1 (en) | 1979-09-04 | 1980-09-01 | Method and apparatus for transmission of serial data |
| DE8080303034T DE3070272D1 (en) | 1979-09-04 | 1980-09-01 | Method and apparatus for transmission of serial data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54113253A JPS5837736B2 (ja) | 1979-09-04 | 1979-09-04 | 直列デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5637747A JPS5637747A (en) | 1981-04-11 |
| JPS5837736B2 true JPS5837736B2 (ja) | 1983-08-18 |
Family
ID=14607455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54113253A Expired JPS5837736B2 (ja) | 1979-09-04 | 1979-09-04 | 直列デ−タ伝送方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4347609A (ja) |
| EP (1) | EP0024940B1 (ja) |
| JP (1) | JPS5837736B2 (ja) |
| DE (1) | DE3070272D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3280361D1 (de) * | 1981-10-21 | 1991-10-31 | Elxsi | Datenuebertragungssystem mit einem bus und einer vielzahl daran angeschlossener einheiten. |
| JPS5951640A (ja) * | 1982-09-17 | 1984-03-26 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ間のデ−タ伝送方法 |
| JPS6075142A (ja) * | 1983-09-30 | 1985-04-27 | Nec Home Electronics Ltd | シリアルデ−タ伝送方法 |
| US5025444A (en) * | 1989-04-05 | 1991-06-18 | Phoenix Microsystems, Inc. | Communications error detection system |
| US5168500A (en) * | 1989-07-04 | 1992-12-01 | Fujitsu Limited | Method for automatically discriminating low-speed interface units installed in an optical data transmission apparatus together with automatically confirming the installation |
| US5040175A (en) * | 1990-04-11 | 1991-08-13 | Ncr Corporation | Wireless information transmission system |
| US5142538A (en) * | 1990-04-19 | 1992-08-25 | Photonics Corporation | Link protocol for rs 232 communications |
| US6157967A (en) * | 1992-12-17 | 2000-12-05 | Tandem Computer Incorporated | Method of data communication flow control in a data processing system using busy/ready commands |
| GB2313747A (en) * | 1996-05-30 | 1997-12-03 | Motorola Ltd | Data transmission verification |
| DE19842506A1 (de) * | 1998-09-17 | 2000-03-23 | Volkswagen Ag | Verfahren und Vorrichtung zur Überwachung von Signalen bei vernetzten Systemen |
| DE10030158A1 (de) * | 2000-06-20 | 2002-01-03 | Bayerische Motoren Werke Ag | Steuergerät mit einem Hauptmikroprozessor und mit einer Prozessorschnittstelle zu einer Bus-Sende-Empfangseinheit |
| US7010730B1 (en) * | 2000-11-01 | 2006-03-07 | Sunrise Telecom Incorporated | System and method for testing the upstream channel of a cable network |
| DE10111286B4 (de) * | 2001-03-09 | 2005-04-21 | Audi Ag | Steuerungssystem und Verfahren zur Steuerung von Kraftfahrzeugkomponenten |
| JP5350677B2 (ja) * | 2008-05-19 | 2013-11-27 | 株式会社東芝 | バス信号制御回路、及び、バス信号制御回路を備えた信号処理回路 |
| EP2869150A1 (de) * | 2013-10-31 | 2015-05-06 | Siemens Aktiengesellschaft | Anordnung zur seriellen Datenübertragung und Verfahren zum Betrieb |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3453592A (en) * | 1962-11-13 | 1969-07-01 | Nippon Electric Co | Delay time control system for signal check or correction |
| FR1383788A (fr) * | 1963-08-28 | 1965-01-04 | Sagem | Système de transmission de données à correction automatique d'erreurs |
| DE2152915B2 (de) * | 1971-10-23 | 1973-09-27 | Messerschmitt-Boelkow-Blohm Gmbh, 8000 Muenchen | Verfahren und Einnchtung zur ge sicherten Datenfernübertragung in Ein richtungen zum Überwachen von Fertigungs anlagen mit Hilfe von Datenverarbeitungs anlagen |
| US3805234A (en) * | 1972-07-31 | 1974-04-16 | Westinghouse Electric Corp | Digital data transmission system |
| US3910322A (en) * | 1972-08-24 | 1975-10-07 | Westinghouse Electric Corp | Test set controlled by a remotely positioned digital computer |
| US3868633A (en) * | 1973-12-17 | 1975-02-25 | Us Navy | Block coded communication system |
| US4070648A (en) * | 1976-06-18 | 1978-01-24 | Ncr Corporation | Computer to computer communication system |
-
1979
- 1979-09-04 JP JP54113253A patent/JPS5837736B2/ja not_active Expired
-
1980
- 1980-08-20 US US06/179,935 patent/US4347609A/en not_active Expired - Lifetime
- 1980-09-01 DE DE8080303034T patent/DE3070272D1/de not_active Expired
- 1980-09-01 EP EP80303034A patent/EP0024940B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0024940A2 (en) | 1981-03-11 |
| JPS5637747A (en) | 1981-04-11 |
| US4347609A (en) | 1982-08-31 |
| EP0024940B1 (en) | 1985-03-13 |
| DE3070272D1 (en) | 1985-04-18 |
| EP0024940A3 (en) | 1981-04-01 |
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