JPS63299623A - 信号チエツク装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はＩｌｏの制限された高速双方向データ伝送イン
ターフェースを介する制御信号の伝送を検証ないしは妥
当性検査するためのパリティ信号の使用に関する。制御
信号の２つのセットがデータ伝送インターフェースを介
して互いに反対方向に伝送され、そのインターフェース
の両側で制御信号の２つのセットからパリティが生成さ
れ、一方のパリティの一方の判断が制御信号の検証のた
めデータ伝送インターフェースを介して伝送され、他方
のパリティの判断と比較される。

Ｂ、従来技術及びその問題点 データ処理システムにおいては、モジュール式のシステ
ム構成要素間でのデータ転送は、データを交換するユニ
ットに接続された信号プロセッサの制御の下で発生しう
る。これらのユニットはデータ伝送インターフェースを
介してデータを交換する。このデータ交換は、これらの
データ交換ユニット間で交換される制御信号によって実
現されるプロトコルに従って行われる。

そのようなシステムのデータ交換ユニットは、各ユニッ
トがそのシステムにおいて同一のユニットで物理的に置
換えないしは取換えできる程度にモジュール化すること
ができる。モジュール化の技術として最も広く普及して
いるのは、プラグ式インターフェースを具備したラック
取付は型の回路板のような現地で取換可能なモジュール
にデータ交換ユニットを取シ付けるものである。このよ
うなモジュール化を使用した現代のシステムにおいては
、２つのモジュール間のデータ伝送インターフェースの
帯域幅は、双方向転送で、何十ギガヘルツにまで達する
場合もある。

従来、制御信号はモジュール間のデータ転送プロトコル
を実現するのに使用される一方、これらの制御信号はデ
ータ信号の帯域幅を有する。制御信号は、通常、互いに
反対方向の２つの制御信号用主要路によって、データ伝
送インターフェースを介して一対のモジュールの間で双
方向に転送される。制御信号用主要路は、制御信号のセ
ットすなわち制御ワードと呼ばれる２進デイジツト（ピ
ット）の並列転送をサポートする複数の信号線を含む場
合がある。

一対のデータ交換ユニットの間で転送される制御信号に
ついてエラーチェックをすることは重要である。これは
、これらのユニット間におけるデータ伝送の完全性をく
ずすかもしれないエラーの生じた制御信号を確実に検出
するためである。エラーチェックの別の目的は、故障し
たユニットの判定及び分離の作業を支援することである
。故障したユニットが検出されると、それは現場で取換
られる。データ交換ユニットレベルで工２−を検出し分
離する能力は、現場取換可能ユニツ）（ＦＲＵ）の概念
を有する修復及び保守体系をサポートする。

ＦＲＵ（Ｆｉｅｌｄ　　Ｒｅｐｌａｃｅｅａｂｌｅ　　
Ｕｎｉｔ）間の信号経路が制限され又は使用不能である
場合や、データレートが高くかっＦ’ＲＵの間の物理的
な距離及び伝搬遅延が大きい場合は、十分なエラーチェ
ックを実現することは難しい。制御線についていえば、
一対のＦＲＵ間のデータ伝送インターフェースを介する
データ転送を制御する制御線に関して多方向の流れがあ
ることから、高速双方向データインターフェースのため
のエラーチェックは常に困難なもの゛になっている。

ＦＲＵ間のデータ転送レートは今後も増加し続けると予
想される。データ転送レートが増加すると、究極的には
、データ伝送は、データ転送経路全体の物理的な長さで
制限されることになる。さらに、ＦＲＵが高速データ転
送の要件を前提としながら、より高密度で実装されるよ
うになると、Ｉ１０転送経路は、カードコネクタ技術の
物理的な大きさによってそのような転送に課せられる制
限を考慮に入れることとなる。換言すれば、エラーチェ
ック機能はいうまでもな（ＦＲＵの機能的コンポーネン
トをサポートするのに必要なデータ及び制御の全ての相
互接続を提供するために使用可能なデータ経路の数が足
りなくなることがある。

データ転送の帯域幅及びデータ経路の可用性に制限が課
せられると、制御信号の各経路について専用のエラーチ
ェツキング経路を設けるというわけにはいかなくなる。

データ伝送インターフェースを介してデータ交換ユニッ
ト間で交換される制御信号の完全性を保証するには、エ
ラーチェツキング情報の交換にＩ１０資源を次のように
して割振ることが必要である。すなわち、制御信号転送
の帯域幅を維持するのに十分な程適時に、かつ、Ｉ１０
資源の消費を可能な限シ抑えて割り振ることである。

Ｃ８問題点を解決するための手段 そこで、本発明はデータ伝送インターフェースを介する
制御信号の完全性のチェックに関する技術を改善するこ
とを目的としている。

この目的を達成するため、データ伝送システムにおける
データ伝送インターフェースヲ介するデータ転送を制御
するための制御信号の完全性をチェックするための本発
明の信号チェック装置は、（ａ）第１の制御信号を送信
しかつ第２の制御信号を受信する第１のユニットと、（
ｂ）上記第２の制御信号を送信しかつ上記第１の制御信
号を受信する第２のユニットと、（ｃ）上記第１のユニ
ットに設けられ、上記第１及び第２の制御信号に応答し
て該第１及び第２の制御信号についてのパリティの状態
を決定し第１のエラーチェック信号によって該状態を示
す第１のパリティ手段と、（ｄ）上記第２のユニットに
設けられ、上記第１及び第２の制御信号に応答して該第
１及び第２の制御信号についてのハリティの状態を決定
し第２のエラーチェック信号によって該状態を示す第２
のパリティ手段と、（ａ）上記第１及び第２の制御信号
が転送される第１のデータ転送期間において上記第１の
エラーチェック信号を記憶する第１の記憶手段と、（ｆ
）上記第１のデータ転送期間において上記第２のエラー
チェック信号を記憶する第２の記憶手段と、（ｇ）上記
第１のデータ転送期間において上記第２のエラーチェッ
ク信号を上記第１のユニットへ一方向的に伝達する信号
伝達手段と、（ｈ）上記第１のデータ転送期間の後のデ
ータ転送期間において上記第１のエラーチェック信号と
上記第２のエラーチェック信号とを比較してその結果を
示す比較手段と、を有することを特徴としている。

以下、実施例と共に本発明の詳細な説明する。

Ｄ、実施例 はじめに本実施例を概説する。

本実施例は、一対のデータ交換ユニットの間のデータ伝
送インターフェースを介する制御信号について、このイ
ンターフェースを介する単一の一方向エラーチェック信
号経路によって、エラーチェックを行う。本実施例は、
以下の重要な知見に基づいている。

すなわち、データ伝送インターフェースの両側における
制御信号特性のエラーチェックは、一方のユニットから
他方のユニットに伝送されるエラーチェックの結果（結
果は受信側のユニットで遂行された結果と比較しつる）
で、各々のデータ交換ユニットにおいて独立に行いうる
ということである。２つのエラーチェック信号の間の不
一致はパリティエラー標識を供給するのに使用される。

しかも、その転送及び比較は、後回しにされ、その制御
信号が転送された後のシーケンス期間の間に遂行される
。

要するに、本実施例は、障害のあるデータ伝送システム
における双方向データ伝送インターフェースを介するデ
ータ転送を制御する制御信号についての完全性をチェッ
クするための装置である。

この装置は、データ転送期間中に第１の制御信号を送信
し、第２の制御信号を受信する第１のデータ交換ユニッ
トと、データ転送期間中に第２の制御信号を送信し第１
の制御信号を受信する第２のデータ交換ユニットとを含
む。第１のデータ交換ユニットにおいて第１のパリティ
発生器が設けられ、これが第１及び第２の制御信号に応
答して、これらの信号についての結合特性（たとえばパ
リティ）の状態を判断し第１のエラーチェック信号によ
ってその状態を示す。データ転送シーケンスに応答し第
１のパリティ発生器に接続された第１の記憶装置が第１
のエラーチェック信号を記憶する。第２のデータ交換ユ
ニットに第２のパリティ発生器が設けられ、これが第１
の制御信号に応答して、第１及び第２の制御信号につい
ての結合特性（たとえばパリティ）の状態を判断し第２
のエラーチェック信号によってその状態を示す。データ
転送シーケンスに応答し第２のパリティ発生器に接続さ
れた第２の記憶装置が第２のエラーチェック信号を記憶
する。本実施例の装置は、第１のデータ交換ユニットに
おいて設けられ第１及び第２の記憶装置に接続され、第
１及び第２のエラーチェック信号を比較するための比較
器を含む。エラーチェック信号についてのこの比較は、
第１及び第２の制御信号が交換されるデータ転送期間の
次のデータ転送期間で行われる。この比較器は比較結果
についての第１の標識を供給する。

本実施例では、さらに、第２のデータ交換ユニットにエ
ラーチェック回路を設けて、第１の比較器によって供給
された標識に基づく両ユニット間におけるエラー判別を
可能とする。したがって、この装置は、さらに、第２の
データ交換ユニットにおいて、当該ユニットに第２の制
御信号を印加するための入力と第２の制御信号を送信す
るための出力とを有する送信手段を含む。第２のパリテ
ィチェッカは第１の制御信号及び送信手段の出力から送
信される第２の制御信号に応答する。この装置は、さら
に、第２のデータ交換ユニットにおいて、第１の制御信
号及び送信手段の入力に印加される第２の制御信号に応
答して結合特性（たとえばハリティ）の状態を判断しそ
の状態を第３のエラーチェック信号によって示すための
第３のパリティ発生器を含む。第３のエラーチェック信
号を記憶するため、第３の記憶装置が第３のパリティ発
生器に接続される。エラーチェック回路は、第１及び第
２の制御信号によって制御されるデータ転送の後の期間
で第２及び第３のエラーチェック信号を比較するだめの
、第２及び第３の記憶装置に接続された第２の比較器を
含む。この比較器は、この比較結果についての第２の標
識を供給する。

以上かられかるように、本発明によれば第１及び第２の
データ交換ユニットの間におけるデータ転送帯域幅はエ
ラーチェック信号の生成及び比較によっては制限されな
い。すなわち、最初の転送期間中に送信される制御信号
について発生されるエラーチェック信号は次の転送期間
中に比較される。チェックされる制御信号が転送された
最初の転送期間に続く転送期間中にエラーチェックが行
われる。この第２の転送期間中に、第１の転送期間の制
御信号の伝送の完全性についての判断を行うためにチェ
ック信号を比較しながら、一方で、別のデータ転送を制
御するための別の第１及び第２の制御信号のセットが送
信される。

本発明の他の実施例は、２つのデータ交換ユニットを分
離するデータ伝送インターフェースヲ介する制御信号の
制御の下でデータが交換されるような場合において、こ
のデータ伝送インターフェースを介する制御信号の伝送
の完全性についての評価をするための方法である。この
方法は、データ伝送インターフェースを介して、第１の
ユニットから第２へのユニットへの第１の制御信号及び
第２のユニットから第１のユニットへの第２の制御信号
を転送するステップを含む。第１及び第２の制御信号の
転送は第１の転送期間中に行われる。

次に、第１及び第２の制御信号についての結合特性（た
とえばハリティ）が第１のユニットにおいて確認されそ
の標識が供給される一方で、その結合特性は第２のユニ
ットにおいて確認されその標識が供給される。次のステ
ップで、第２のユニットで得られた標識がデータ伝送イ
ンターフェースを介して第１のユニットに転送され、第
１の期間の後の第２の転送期間中に、第１のユニットで
得られた標識と比較される。

次に、図面を参照しながら、本実施例を詳細に説明する
。

データ伝送インターフェースとは、ここでは、共通の物
理的な相互接続特性、信号特性、及びこのインターフェ
ースを介してデータを交換するデータユニットの機能特
性によって定義される共有された境界のことをいう。

第１図のデータ伝送インターフェース９を介するデータ
伝送は、制御プロセッサ１０によって組織され間接的に
制御される。データ伝送インターフェースは一対のデー
タ交換ユニット１２及び１４の間の想像上の境界である
。これらのデータ交換ユニットはこのインターフェース
をまたがって延びる高速双方向データバス１６を介して
データを交換する。データ伝送インターフェースを介す
るデータ交換ユニットの接続は、制御信号をユニット１
２からユニット１４へ一方向的に伝える第１の一方向制
御バス１日である。同様に、第２の一方向制御バス２０
はユニット１４からユニット１２へ制御信号を一方向的
に伝える。ユニット１２及び１４はその構造及び動作に
おいて実質的に同一である。これらの各々は、データの
ソース又はシンクとして働き、バス１６を介するユニッ
ト間のデータ交換の伝送プロトコルに従って遂行される
データ通信制御を提供する。データ交換ユニットは制御
論理２２、データ記憶装置２３、制御バスドライバ２４
、制御パスレシーバ２６、ｆ−タハスドライバ３０、及
びデータバスレシーバ３２を有する。データバスドライ
バ３０及びデータバスレシーバ３２はデータバス１６と
データ記憶装置２３との間に接続される。ユニット１２
及び１４の間のインターフェースを介するデータ伝送を
特徴付ける所定のデータ伝送プロトコルで、データがデ
ータ記憶装置２３に書込まれ又はそこから読取られる。

このプロトコルは制御論理２２に存する通常の制御シー
ケンサで実行される。よく知られているように、そのよ
うなシーケンサは、ユニット１２及び１４の間のデータ
交換を行うための多数の制御シーケンスのうちの選択さ
れた１つを実行するハードワイヤ式又はプログラム式の
回路であってもよい。制御論理２２のシーケンサで実行
される特定のデータ転送シーケンスは、制御プロセッサ
１０と制御論理２２を接続するデータ転送シーケンス制
御線３６を介して制御論理２２に示される。制御プロセ
ッサ１０は、ユニット１２及び１４０間の信号交換の同
期化のための適切なデータ転送シーケンスのタイミング
信号Ｔｘｘを線３４で供給する。Ｔ　のようなシステム
クｘ ロックは通常の多相クロック信号を含んでいてもよい。

この多相タロツク信号は、普通に受取られ、クロックの
受信及び分配回路によって１２及び１４の如き１つのユ
ニットに割り振られるものである。そのような回路は従
来通シであるので、説明を省略する。説明の都合上、デ
ータ交換ユニット内のシステムクロックの分配は制御論
理からの出力線”Ｔ　　　”で表わされる。

Ｘ 従来と同様、制御論理２２におけるシーケンサはユニッ
ト１４の制御論理における同様なシーケンサと協働して
、データ交換ユニットの状況を示す制御信号を交換する
一方、特定のデータ転送シーケンス中にデータ信号を転
送する。そのような信号は”初期接続手順”信号とも呼
ばれる。

高速双方向データ伝送インターフェースを介してユニッ
ト１２及び１４の間で交換される制御信号についてのエ
ラーチェックは、データ交換を正しく行うには必須のも
のであるが、これは困難である。というのは、このイン
ターフェースを介するデータ転送を制御するユニット間
の制御線に関し多方向の流れがあるからである。バス１
８及び２０によって伝えられる制御信号の完全性をチェ
ックして故障したユニットを分離するための１つの方法
を第２図に示した。

第２図において、制御パリティ信号は各制御バス１８及
び２０に対して第１図のデータ伝送インターフェイスに
加えられる。たとえば、制御バス１８を介する制御信号
の完全性は、パリティ発生器４０と、ドライバ４２と、
データ伝送インターフェースをこえて延びるパリティ信
号経路４４と、レシーバ４６と、パリティチェッカ４８
と、パリティチェックラッチ５０とを含む通常のパリテ
ィ回路によって評価される。パリティ発生器４０は、選
択されたデータ転送シーケンスの所与の期間中、制御バ
ス１８を介して伝送すべき制御ワードを構成する並列ビ
ットグループを受取る。パリティ発生器４０は、”パリ
ティ”ビットを生成する構造を有する排他的論理和のツ
リーである。”パリティ”ビットは、選択されたパリテ
ィ型に応じて、制御ビット及びパリティビットの合計を
奇数又は偶数にする。パリティ発生器４０によって発生
された信号は必要に応じて、パリティビットを表わすよ
うに又は表さないように条件付けられる。ここでは、こ
の信号のことを“パリティ”又は”エラーチェック”信
号という。このパリティ信号は、それを生成するのに使
用される制御ワードが制御バス１８を介して転送される
と同じ間に、ドライバ４２に供給されパリティ信号経路
４４を介して転送される。制御ワード及びパリティピッ
トはユニット１４に同時に受信されてパリティチェッカ
４８に供給される。パリティチェッカ４８は受信された
制御信号について必要なパリティを決定し、これと受信
されたパリティ信号とを比較する。受信された制御信号
について示されたパリティが、受信されたハリティ信号
によって示されたパリティと異なるときは、エラー標識
が供給されてラッチ５０に入れられる。パリティチェッ
クの結果はインターフェースパリティチェック信号（Ｉ
ＮＴＦＣＰＴＹＣＨＫ）として供給される。この信号の
状態は、ユニット１２からユニット１４への制御信号の
端末伝送の完全性を表わす。

第２図の回路は、バス１８及び２０をそれぞれ介する制
御信号の伝送についての独立したパリティチェックだけ
でなく、制御信号にエラーをもたら″らす動作を有する
データ交換ユニットの分離も行う。パリティチェッカ４
８によって遂行されるパリティチェックは、その上流の
伝送装置全てについての信頼性を表わす。パリティ信号
経路４４及び制御バス１８を終結するレシーバが適切に
機能したと仮定すると、パリティチェッカ４８によって
示されたエラー標識は、データ交換ユニット１２の誤動
作を意味するものととられる。このエラー標識に対する
応答に基づく現場保守手順は、障害のある最も可能□性
の高いユニットとしてユニット１２及び次に可能性の高
いユニット１４の現場取換を必要とすることになる。そ
のような保守手順においては、ユニット１２は６現場取
換ユニツト（ＦＲＵ）”と呼ばれる。

第２図の構成によればバス１８及び２０の各々について
の伝送の完全性の独立した評価をサポートする一方で、
ユニット１２及び１４の両方の■１０資源に、各制御バ
スについての分離した別々のパリティ伝送経路の必要性
を課する。Ｉｌｏの制限された環境においては、伝送エ
ラーチェツキングについてのＩ１０資源の割振シを減ら
すことは、大変都合がよい。この減少は本発明により行
われる。これを第３図を用いて説明する。

ユニット１２におけるパリティチェック回路は、バス１
８及び２０を介する制御信号についてのパリティのため
のパリティピットを生成するパリティ発生器５９と、こ
のパリティ発生器５９の出力に接続されたパリティラッ
チ６ｏと、一対のパリティ信号（パリティラッチ６０に
保持されたものと、以下に説明するものとの対）を比較
するパリティ比較器６２と、を含む。

データ交換ユニット１４においては、通常のバスドライ
バ（″トランスミッタ”ともいう）６４がユニット１４
の制御論理で生成された制御ワードを制御バス？０を介
してバッファする。一対の通常のバスレシーバ６６及び
６８はそれぞれ、制御バス１８からユニット１４へ至る
制御ワードをバッファスル。第３のパスレシーバ７０は
バスドライバ６４の出力とパリティ発生器との間のバッ
ファとして働く。２つのパリティ発生器７２及び７６が
データ交換ユニット１４に設けられている。

これらの各々はそれぞれ対応するパリティラッチ７４及
び７８に接続されている。パリティラッチ７８に保持さ
れるパリティ信号は、ドライバ８２、パリティ伝送経路
８３、及びレシーバ８４を介してデータ交換ユニツ）　
１２に伝送される。このようにして、これはパリティ比
較器の他方の入力に供給される。ドライバ８２から出力
されるパリティ信号はレシーバ８１を介してデータ交ｍ
ユ＝ット１４にバッファし戻される。パリティ比較器８
０はこのチェック信号と、パリティラッチ７４に保持さ
れているチェック信号とを比較する。

第３図に示す本実施例の動作はデータ伝送インターフェ
ースを介して伝送される制御信号についての結合から得
られるパリティを表わすパリティ信号の生成に基づいて
いる。パリティ発生器５９ならびにパリティ発生器７２
及び７６は、通常の非他的論理和ツリーの回路を含む。

この回路は、データ伝送インターフェースを介して転送
される制御ワード（ユニット１２からのＣＮＴＬＡ及び
ユニット１４からのＣＮＴＬＢ）を、転送期間中にサン
プルする。パリティ発生器５９は、制御バス１８を介す
る伝送のため、ユニット１２０制御論理２２によって制
御ワードがドライバ２４に供給されたときにＣＮＴＬＡ
を受は取る。パリティ発生器５９は、制御ワードが制御
バス２０から受は取られたときに、レーシーバ２６から
ユニット１４の制御ワードＣＮＴＬＢを受は取る。ＣＮ
ＴＬＡ及びＣＮＴＬＢは、パリティ発生器の非他的論理
和回路に供給される。この回路において、これらの制御
ワードについてよく知られた非他的論理和が実行されて
パリティピットが発生される。したがって、パリティ発
生器５９によって発生されたこのハリティ信号は、制御
ワードＣＮＴＬＡ及びＣＮＴＬＢについての非他的論理
和結合を表わす。

パリティ発生器５９によって発生されたパリティ信号は
パリティラッチ６０に供給される。パリティラッチ６０
は通常のクロック式ラッチで、信号線３４を介して制御
プロセッサ１０かも供給される時間シーケンス信号Ｔｘ
ｘに応答して作動するものである。

データ交換ユニット１４におけるパリティ発生器７２及
び７６は、その構造及び動作とも、パリティ発生器５９
とほぼ対応する。パリティ発生器７２は１つのパリティ
信号を発生する。このハリティ信号は、伝送のため制御
バス２０を介してドライバ６４の入力に供給されるＣＮ
ＴＬＢと、レシーバ６６を介して制御バス１８からバッ
ファされるＣＮＴＬＡとについての非他的論理和結合の
結果得られるものである。パリティ発生器７２によって
発生されたパリティ信号は、パリティラッチ７４に供給
される。パリティ発生器７６は、レシーバ６８を介して
バス１８からユニット１４にバッファされるＣＮＴＬＡ
と、レシーバ７０を介してドライバ６４の出力からバス
２０にバッファされるＣＮＴＬＢとについての非他的論
理和結合の結果得られるパリティ信号を発生する。パリ
ティ発生器７６によって発生されるパリティ信号はパリ
ティラッチ７８に供給される。

データ伝送シーケンス期間中にパリティ発生器５９．７
２及び７６によって発生されたパリティ信号は、次のシ
ーケンス期間で、パリティ比較器６２及び８０によって
比較される。パリティ比較器６２及び８０は通常のディ
ジタル式比較器で、それぞれ一対のパリティディジット
について一致又は不一致を表わす出力を発生するもので
ある。

パリティ比較器６２はラッチ６０及び７８に保持された
パリティ信号を比較し、一方、パリティ比較器８０はラ
ッチ７４におけるパリティ信号と、ドライバ８２及びレ
シーバ８１を介してラッチ７８から得られるパリティ信
号とを比較する。パリティ比較器６２が不一致を示し、
かつ、パリティ比較器８０が一致を示したときは、ユニ
ット１２において制御信号の伝送エラーが発生したこと
を意味する。一方、パリティ比較器８０が不一致を示す
か又はパリティ比較器６２及び８０が両方とも不一致を
示したときは、ユニット１４の動作の結果としてエラー
が発生したものとされる。

ここで、データ交換ユニット１４のドライバ２４のうち
の１つのドライバが断続的に障害が発生するものと仮定
する。この場合、対応するレシーバ６６及び６Ｂはその
ドライバがオフになったと認識する。パリティ発生器７
２及び７６は、制御バス２０のこの認識に従って応答す
る。その結果、パリティラッチ７４及び７日におけるパ
リティ信号の比較によって発生されたパリティチェック
は一致を示し、パリティ比較器８０は障害のないことを
示す。しかしながら、パリティ発生器７６によって発生
されるパリティ信号はパリティ発生器５９によって発生
されるパリティ信号とは一致せず、パリティ比較器６２
は不一致を示すようにそのパリティチェック出力を条件
付ける。この場合、パリティ比較器８０からの一致標識
及びパリティ比較器６２からの不一致標識で、ユニット
１２における障害オペレーションが示される。

パリティ比較器６２及び８０によって発生される比較信
号の受取り、デコード、及び解釈についての特定の動作
は、診断論理（たとえば制御プロセッサ１０のプログラ
ム中に常駐する）によって実行することができる。”イ
ンターフェースパリ、ティチェック”と名付けた信号線
９０及び９１（第１図）はユニット１２及び１４からプ
ロセッサ１０への接続を提供する。これらの線は、本実
施例では、パリティ比較器６２及び８０から出るもので
ある。以下に示す第１表は、ユニットの障害を検知可能
な標識を供給する診断論理によって使用できるマツピン
グを与えるものである。この第１表において、パリティ
比較器６２及び８０からの不一致標識の可能な組合せの
各々は、その組合を生じる障害を有する構成要素に対応
する。障害を有する構成要素の場所は障害のあるＦ’Ｒ
Ｕを決定するものである。もしそのドライバ６４が正常
に働かないときは、ユニット１４は等価なユニットと取
換られることとなろう。このようにして、障害ユニット
を示すのに不一致の組合せを用いることができる。

寸　　　寸　　　へ ＃　　　　ｒ　　　ｒ　　　ｒ で 呻 緊 研 鄭 諏 Ｎコ 帥　　　×　　　　　× 鄭 載 上記第１表において、Ｘ”は比較器からの不一致信号を
表わす。したがって、もしレシーバ６８が正常に働かな
いときは、両比較器によって不一致が示され、その診断
論理はユニット１４の取換の標識を出すこととなる。

障害分離の他の例を説明するため、ユニット１４のレシ
ーバ６６のオペレーションに障害があるものと仮定する
。この例では、ユニット１２の制御論理によって発生さ
れパリティ発生器７２に付与される制御ワードＣＮＴＬ
Ａをバッファするのに、レシーバ６６が用いられる。も
しレシーバ６６に障害があるとすれば、パリティ発生器
７２によって発生されるパリティ信号は、パリティ発生
器７６及び５９によって発生されるパリティ信号とは異
なったものとなる。この例では、パリティ比較器８０は
不一致を示すようにその出力を条件付ケル。この場合、
障害オペレーションはユニット１４に属するものと判断
される。

第３図及びこれまでの説明から明らかなように、本実施
例によれば、制御信号についてエラーチェックを行って
ユニット１２及び１４を完全に障害分離するのに必要な
Ｉ１０資源が減じられる。すなわち、本実施例では、エ
ラーチェックを遂行し２つのユニットの完全分離を行う
のに単一のパリティ信号経路８３しか必要としない。こ
れに対し第２図に示した通常のアプローチは、そのよう
なデータ経路を２つ必要とし、しかも上記と同等レベル
のＦＲＵの分離は実現されない。

第４図を参照して、ユニット１２及び１４の間のデータ
伝送帯域幅についての影響が本実施例の動作によってい
かに除去されるかを説明する。本実施例の重要な点は、
パリティラッチ６０．７４及び７日を使用したことであ
る。データ伝送インターフェースは高データ伝送レート
を必要とするので、パリティチェックのために必要な信
号の伝搬遅延はデータ伝送インターフェースのデータ伝
送帯域幅に制限を課すことがある。ユニット１４におけ
るパリティ信号の生成及びユニット１２へのそれの伝送
に関連する伝搬遅延は、ユニット１２において発生され
たパリティの処理及びチエッりされる制御ワードの同時
の伝送の実行の確実性をなくす程十分に長いものである
。しかしながら、発生されたパリティ信号を保持するた
めにラッチを使用し後の比較のために信号の時間をシフ
トさせることによって、ユニット１２及び１４の間のデ
ータ伝送の帯域幅は伝搬遅延の制限は受けず、可能な最
高のデータレートを維持することができる。これは第４
図のタイミング図を参照して理解できる。この図では、
循環的なシステムクロックシーケンスが繰返しの期間を
有しており、各期間は８つのクロックスロット０ないし
７を含む。位相調整されたクロック信号は制御プロセッ
サにより発生され、信号線３４を介して供給される。こ
れらのクロック信号は、各クロックスロットの活動化期
間を示すような添字を付してＴ　　と表わＸ される。たとえば、Ｔｏ４はスロット０とスロット４が
活動化され、Ｔ２６はスロット２とスロット６が活動化
される。クロックＴ２６を用いて、制御データ転送期間
Ｎ−１ないしＮ−３のシーケンスを定める。したがって
、たとえば、シーケンス転送期間Ｎの間、制御信号は制
御バス１８及び２０を介してユニット１２及び１４の間
で交換され、これには、バス１８及び２０をそれぞれ介
してユニット間で制御信号ＣＮＴＬＡ及びＣＮＴＬＢの
同時の伝送が含まれる。クロックＴ２６は各ユニットの
制御論理に供給され、各々の制御バスを介する制御論理
からの制御ワードの転送がステージングされる。したが
って、第４図においてＮによって示される期間はクロッ
クＴ２６の立上がりエツジ１００から始まる。なお、第
４図においてｘｘｘｘなる記号は遷移状態を意味する。

立上がりエツジ１００に応答して、ＣＮＴＬＡ及びＣＮ
ＴＬＢがドライバ２４及び６４にそれぞれ供給される。

Ｔ２６の立上がりエツジの後、次の制御シーケンスを定
める次の立上がりエツジまで、制御信号が対応する制御
論理によって継続的に活動化される。それ故、制御ワー
ドＣＮＴＬＡ及びＣＮＴＬＢは、Ｔ２６の連続する立上
がりエツジ間でパリティ発生器に対して継続的に使用可
能となる。したがって、一旦、個々のドライバに供給さ
れれば、ＣＮＴＬＡ及びＣＮＴＬＢは個々の制御バス１
８及び２０を介してそこからバスドライバ６６．６８及
び２６によってバッファされる。バス１８及び２０を介
する伝送時間の結果としてパリティ発生器５９．７２及
び７・６の出力が変更されるとき、Ｔ２６の立上がりエ
ツジの後、一定期間が存在するので、ユニット１２及び
１４の制御論理の間の制御信号の伝送の間に生じうる最
大の遅延までは、これらの出力はサンプルされない。ド
ライバ、バス伝送、レシーバ、及びパリティ発生器に関
する総合的な遅延は、パリティ発生器の出力をいつサン
プルしたらよいのかを決める基準となる。クロックＴｏ
４とクロックＴ２６との同期化に際しては、この最大の
総合的遅延が考慮される。すなわち、立上がりエツジ１
００及び１０２の間の期間は、データ伝送インターフェ
ースを介して考えうる最大の総合的遅延よりも長い。こ
うして、パリティ発生器５９．７２及び７６の出力はク
ロックＴｏ４の立上がりエツジ１０２で確実にサンプル
することができる。そのようなサンプリングは、立上が
りエツジ１０２でそれぞれのパリティ信号をとらえるラ
ッチ６０．７４及び７８によって行われる。

一旦ラッチされれば、これらのパリティ信号によって、
比較器６２及び８０の出力の状態が決まシ、これがＴ２
６の次の立上がりエツジ１０４でラッチできる。この立
上がりエツジ１０４で転送期間Ｎ＋１が始まる。以上の
ような方法によれば、比較器６２への入力のためにユニ
ット１２へ戻るパリティ伝送経路８３を介してデータ伝
送インターフェースを越えるパリティ信号（ラッチ７８
に保持された）の伝送にとって十分な時間がとれる。

したがって、転送期間Ｎの間のＣＮＴＬＡ及びＣＮＴＬ
Ｂについてのパリティを表わすパリティ信号は、次の制
御信号のセットが伝送されるとき、信号期間Ｎ＋１の間
、エラーチェックのため比較器６２及び８０によって評
価することができる。

これは、比較器６２によって発生される波形Ｎによって
示されている。比較器８ｏの出力は、クロックＴ２６を
用いてサンプリング同期によって比較器６２と同じ時間
でサンプリングされることが理解されよう。

Ｅ０発明の詳細 な説明したように本発明によれば、データ伝送インター
フェースを介するデータ伝送の帯域幅に影響を与えるこ
となく制御信号についてのエラーチェックを行うことが
できる。

【図面の簡単な説明】

第１図は本発明を適用しうるデータ伝送システムの構成
を示す図、第２図はデータ伝送インターフェースを介す
る伝送についてのＩ１０構造を示す図、第６図は第１図
のデータ伝送システムに本発明を適用した例を示す図、
第４図は本発明の実施例におけるオペレーションのシー
ケンスヲ示ス図である。

Claims (1)

1. 【特許請求の範囲】 データ伝送システムにおけるデータ伝送インターフェー
   スを介するデータ転送を制御するための制御信号の完全
   性をチェックするための信号チェック装置であつて、 （ａ）第１の制御信号を送信しかつ第２の制御信号を受
   信する第１のユニットと、 （ｂ）上記第２の制御信号を送信しかつ上記第１の制御
   信号を受信する第２のユニットと、 （ｃ）上記第１のユニットに設けられ、上記第１及び第
   ２の制御信号に応答して該第１及び第２の制御信号につ
   いてのパリテイの状態を決定し第１のエラーチェック信
   号によつて該状態を示す第１のパリテイ手段と、 （ｄ）上記第２のユニットに設けられ、上記第１及び第
   ２の制御信号に応答して該第１及び第２の制御信号につ
   いてパリテイの状態を決定し第２のエラーチェック信号
   によつて該状態を示す第２のパリテイ手段と、 （ｅ）上記第１及び第２の制御信号が転送される第１の
   データ転送期間において上記第１のエラーチェック信号
   を記憶する第１の記憶手段と、 （ｆ）上記第１のデータ転送期間において上記第２のエ
   ラーチェック信号を記憶する第２の記憶手段と、 （ｇ）上記第１のデータ転送期間において上記第２のエ
   ラーチェック信号を上記第１のユニットへ一方向的に伝
   達する信号伝達手段と、 （ｈ）上記第１のデータ転送期間の後のデータ転送期間
   において上記第１のエラーチェック信号と上記第２のエ
   ラーチェック信号とを比較してその結果を示す比較手段
   と、 を有することを特徴とする信号チェック装置。