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Die Erfindung betrifft die Anwendung von Paritätssignalen zur
Gültigmachung von Steuersignalen über eine E/A-begrenzte,
bidirektionale
Hochgeschwindigkeits-Datenübertragungsschnittstelle. Zwei Sätze Steuersignale werden in entgegengesetzten
Richtungen durch die Datenübertragungsschnittstelle
übertragen, auf jeder Seite der Schnittstelle wird aus den zwei
Steuersignalsätzen zusammen die Parität generiert, und eine
der Paritätsbestimmungen wird durch die
Datenübertragungsschnittstelle übertragen, um mit der anderen
Paritätsbestimmung zwecks Gültigmachung der Steuersignale verglichen
zu werden.
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In Datenverarbeitungssystemen kann die Datenübertragung
zwischen modularen Systemkomponenten unter der Steuerung
durch einen einzigen Prozessor stattfinden, mit dem die die
Daten austauschenden Einheiten verbunden sind. Die Einheiten
tauschen Daten über eine Datenübertragungsschnittstelle aus,
wobei der Datenaustausch gemäß einem Protokoll vorgenommen
wird, das durch Steuersignale implementiert wird, die
ebenfalls zwischen den Einheiten ausgetauscht werden.
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Die Datenübergabeeinheiten eines solchen Systems können bis
zu einem Grad modularisiert werden, daß jede Einheit
physikalisch gegen eine andere, identische Einheit ausgewechselt
werden kann. Die am meisten angewandte Technik der
Modularisierung ist die der Montage von Datenübergabeeinheiten auf im
Feld austauschbare Module, wie z.B. in Rahmen montierte
Leitersteckplatten mit einsteckbaren Schnittstellen. Bei
modernen Systemen, die solche Moldularisierung anwenden, kann
die Bandbreite der Datenübertragungsschnittstellen zwischen
zwei Modulen bis zur Größenordnung von hunderten von
Megahertz gehen, wobei die Daten zwischen den Modulen in beiden
Richtungen übertragen werden.
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Auf herkömmliche Weise werden zum Implementieren eines
Datenübertragungsprotokolls zwischen Modulen Steuersignale
angewandt, wobei diese Steuersignale die Bandbreite der
Datensignale aufweisen. Steuersignale werden üblicherweise durch
Datenübertragungsschnittstellen bidirektional zwischen zwei
Modulen übertragen mittels zweier einander entgegengesetzt
verlaufender Steuersignalstraßen. Eine Steuersignalstraße
kann eine Vielzahl von Signalleitungen enthalten, die die
parallele Übertragung von Binärziffern (Bits) unterstützen,
die als Steuersignalsatz oder Steuerwort bezeichnet werden.
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Es ist sehr wichtig, eine Fehlerkontrolle der zwischen zwei
Datenübergabeeinheiten übertragenen Steuersignale vorzusehen,
um sicherzustellen, daß Fehler gefunden werden, die die
Steuersignale betreffen und die Integrität der
Datenübertragung zwischen den Einheiten beeinträchtigen könnten. Ein
weiterer Zweck der Fehlerprüfung ist die genaue Bestimmung
gestörter Einheiten. Sobald eine gestörte Einheit gefunden
wird, kann sie im Feld ausgewechselt werden. Die Fähigkeit,
Fehler auf Schnittstelleneinheitenebene zu entdecken und zu
isolieren, unterstützt eine Instandsetzungs- und
Wartungsphilosophie, die dem Konzept der im Feld ersetzbaren
Einheiten (Field Replaceable Unit - FRU) entgegenkommt.
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Es ist schwierig, eine ausreichende Fehlerprüfung zu
implementieren, wenn die Signalpfade zwischen den FRUs begrenzt
oder überhaupt nicht verfügbar sind, oder wenn eine große
Datenmenge über eine große physikalische Entfernung zwischen
den Einheiten übertragen werden muß. Im Zusammenhang mit
Steuerleitungen ist die Fehlerprüfung einer bidirektionalen
Hochgeschwindigkeits-Datenschnittstelle immer eine schwierige
Aufgabe, schon wegen des multidirektionalen Datenflusses in
den Steuerleitungen, die die Datenübertragung durch die
Datenübertragungsschnittstelle zwischen zwei FRUs steuern.
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Für die Zukunft wird eine weitere Steigerung der
Datenübertragungsrate zwischen den FRUs erwartet. Eine Steigerung der
Datenübertragungsrate wird schließlich dazu führen, daß die
physikalische Länge der üblichen Datenübertragungspfade der
Grenzwertfaktor für die Datenübertragung wird. Weiterhin
werden, weil ja die FRUs zunehmend dichter gepackt werden,
was zur Forderung nach einem noch schnelleren Datenaustausch
führt, die Eingabe/Ausgabe-(E/A)-Übertragungspfade die erste
Rolle spielen, wenn man die Grenzen dieser Übertragungen in
Betracht zieht, die von den physikalischen Abmessungen der
Kartensteckverbindertechnologie bestimmt werden; daraus
folgt, daß oft nur eine unzureichende Anzahl Daten zur
Verfügung steht, um alle erforderlichen Daten- und
Steuerkopplungen zu übermitteln, die zur Unterstützung der
operativen und funktionellen Vollständigkeit einer im Feld
austauschbaren Einheit nötig wären, ganz zu schweigen von den
Fehlerprüffunktionen.
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Angesichts der Beschränkungen bei der
Datenübertragungsbandbreite und der Verfügbarkeit der Datenpfade kann man sich den
Luxus eines besonderen Fehlerprüfpfades für jeden
Steuersignalpfad einfach nicht mehr leisten.
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Dieses Problem wird im US-Patent 3,763,470 angesprochen, das
ein Datenverarbeitungssystem offenbart, das eine Quelle einer
Folge von Datenübertragungstaktperioden und erste und zweite
Dateneinheiten umfaßt, die durch einen ersten Bus zum Senden
erster Steuer- und Datensignale aus einer ersten Dateneinheit
zu einer zweiten Dateneinheit verbunden sind, und durch einen
zweiten Bus zum Senden zweiter Steuer- und Datensignale aus
der zweiten Dateneinheit zur ersten Dateneinheit verbunden
sind, sowie eine Schaltkreisanordnung zum Fehlerfinden
aufweist, enthaltend ein erstes paritätserzeugendes Mittel in
der ersten Dateneinheit, ein zweites paritätserzeugendes
Mittel in der zweiten Dateneinheit, das auf erste und zweite
Steuer- und Datensignale anspricht, um aus diesen ein erstes
Paritätsbit zu erzeugen, eine Paritätsbitleitung, die mit
diesem zweiten paritätserzeugenden Mittel verbunden ist, um
unidirektional das erste Paritätsbit vom zweiten
paritätserzeugenden Mittel zum ersten paritätserzeugenden Mittel zu
übertragen, wobei das erste paritätserzeugende Mittel auf
erste und zweite Steuer- und Datensignale und das erste
Paritätsbit anspricht, um daraus ein zweites Paritätsbit zu
erzeugen, das die Integrität der ersten und zweiten Daten-
und Steuersignale anzeigt.
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Um die Integrität der zwischen den Datenübergabeeinheiten
über eine Datenübertragungsschnittstelle ausgetauschten
Steuersignale zu sichern, ist es erforderlich,
E/A-Betriebsmittel für den Austausch von Fehlerprüfinformationen
bereitzustellen, und zwar so, daß diese rechtzeitig ankommen, um
die Bandbreite der Steuersignalübertragung zu wahren, die
jedoch möglichst wenig der wertvollen E/A-Betriebsmittel
verbrauchen dürfen.
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Gemäß der Erfindung in der Definition nach Anspruch 1 ist ein
Gerät zur Kontrolle der Integrität von Steuersignalen
vorgesehen, die die Datenübertragungen über eine bidirektionale
Datenübertragungsschnittstelle in einem bidirektionalen
Datenübertragungssystem steuern, einschließlich einer Quelle
von Taktsignalen, die eine Folge von
Datenübertragungstaktperioden definieren, wobei diese Folge eine erste
Datenübertragungsperiode, während der erste und zweite Sätze von
Steuersignalen übertragen werden, und eine zweite
Datenübertragungsperiode, während der dritte und vierte Sätze von
Steuersignalen übertragen werden, beinhaltet, wobei diese
zweite Datenübertragungsperiode der ersten
Datenübertragungsperiode in dieser Folge nachfolgt; eine erste Dateneinheit
zum Übertragen dieses ersten Satzes Steuersignale und zum
Empfangen dieses zweiten Satzes Steuersignale durch die
Datenübertragungsschnittstelle während der ersten
Datenübertragungsperiode,
und zum Übertragen des dritten Satzes
Steuersignale und zum Empfangen des vierten Satzes
Steuersignale durch die Datenübertragungsschnittstelle während der
zweiten Datenübertragungsperiode; eine zweite Dateneinheit
mit der ersten Dateneinheit verbunden ist zum Übertragen des
zweiten Satzes Steuersignale und zum Empfangen des ersten
Satzes Steuersignale durch die Datenübertragungsschnittstelle
während der ersten Datenübertragungsperiode und zum
Übertragen des vierten Satzes Steuersignale und zum Empfangen des
dritten Satzes Steuersignale durch die Schnittstelle während
der zweiten Datenübertragungsperiode; ein erstes
paritätsgenerierendes Mittel in der ersten Dateneinheit, das auf den
ersten und den zweiten Satz Steuersignale anspricht, um aus
diesen ein erstes Fehlerprüfsignal zu erzeugen; ein zweites
paritätserzeugendes Mittel in der zweiten Dateneinheit, das
auf den ersten und den zweiten Satz Steuersignale anspricht,
um aus diesen ein zweites Fehlerprüfsignal zu erzeugen; erste
Speichermittel auf diese Taktsignale ansprechen und mit dem
ersten paritätsgenerierenden Mittel verbunden sind, um dieses
erste Fehlerprüfsignal während der ersten
Datenübertragungsperiode zu speichern; zweite auf Taktsignale ansprechende
Speichermittel mit dem zweiten paritätsgenerierenden Mittel
verbunden sind, um das zweite Fehlerprüfsignal während der
ersten Datenübertragungsperiode abzuspeichern;
Signalleitungsmittel mit dem zweiten Speichermittel verbunden sind,
um das im zweiten Speichermittel gespeicherte zweite
Fehlerprüfsignal unidirektional während der ersten
Datenübertragungsperiode zur ersten Dateneinheit zu leiten; und erste
Vergleichermittel in der ersten Dateneinheit vorgesehen sind,
die mit dem ersten Speichermittel und mit den
Signalleitermitteln verbunden sind, um das erste und das zweite
Fehlerprüfsignal miteinander zu vergleichen und das Ergebnis des
Vergleichs während der zweiten Datenübertragungsperiode
anzuzeigen; wobei dieses Ergebnis des Vergleichs die Integrität
des ersten und des zweiten Satzes Steuersignale anzeigt.
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Ferner ist, wie in Anspruch 5 definiert wird, ein Verfahren
zum Prüfen der Integrität von Steuersignalen vorgesehen, die
Datenübertragungen durch eine bidirektionale
Datenübertragungsschnittstelle in einem bidirektionalen
Datenübertragungssystem steuern, in dem eine Quelle von Taktsignalen
eine Folge von Datenübertragungstaktperioden definiert, diese
Folge eine erste Datenübertragungsperiode, während der erste
und zweite Steuersignalsätze übertragen werden, und eine
zweite Datenübertragungsperiode, während der dritte und
vierte Steuersignalsätze übertragen werden, beinhaltet, wobei
diese zweite Datenübertragungsperiode in der Folge auf diese
erste Datenübertragungsperiode folgt, wobei dieses Verfahren
aus folgenden Schritten besteht: Übertragen des ersten Satzes
Steuersignale von einer ersten zu einer zweiten Dateneinheit
durch die Schnittstelle, und des zweiten Satzes Steuersignale
von der zweiten zur ersten Einheit, wobei diese Übertragung
während der ersten Datenübertragungsperiode erfolgt;
Generieren eines ersten Fehlerprüfsignals an der ersten
Dateneinheit aus diesem ersten und diesem zweiten
Steuersignalsatz; Generieren eines zweiten Fehlerprüfsignals aus
diesem ersten und diesem zweiten Satz Steuersignale an der
zweiten Dateneinheit; Übertragen des zweiten
Fehlerprüfsignals, das an der zweiten Dateneinheit entwickelt wurde,
während der ersten Datenübertragungsperiode durch die
Schnittstelle zu der ersten Dateneinheit; Übertragen eines
dritten Satzes Steuersignale während der zweiten
Datenübertragungsperiode durch die Schnittstelle von der ersten zur
zweiten Dateneinheit und eines vierten Satzes Steuersignale
von der zweiten zur ersten Dateneinheit; Vergleichen des an
der ersten Einheit entwickelten ersten Fehlerprüfsignals mit
dem an der zweiten Einheit entwickelten zweiten
Fehlerprüfsignal während der zweiten Datenübertragungsperiode, und
Anzeigen des Ergebnisses dieses Vergleichs, das die
Integrität des ersten und des zweiten Steuersignalsatzes
anzeigt.
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Somit wird die Übertragung und der Vergleich von
Fehlerprüfsignalen zurückgestellt und erfolgt während der
Zeitfolgeperiode, die auf diejenige folgt, in der die
Prüfsteuersignale übertragen wurden, so daß die
Datenübertragungsbandbreite zwischen der ersten und der zweiten Dateneinheit
nicht durch die Erzeugung und den Vergleich der
Fehlerprüfsignale eingeschränkt wird. Die Fehlerprüfsignale, die für
die während einer ersten Übertragungssequenz übertragenen
Steuersignale erzeugt wurden, werden in der nachfolgenden
Übertragungssequenzperiode verglichen. In dieser Hinsicht
wird also die Fehlerprüfung während der Übertragungsperiode
durchgeführt, die auf die erste Übertragungsperiode folgt, in
der die zu prüfenden Steuersignale übertragen wurden. Während
der zweiten Übertragungsperiode, in der die Prüfsignale
verglichen werden, um die Integrität der Übertragung der ersten
Übertragungsperiode der Steuersignale zu bestimmen, wird
bereits ein weiterer Satz erster und zweiter Steuersignale
übertragen, die eine andere Datenübertragung steuern.
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Zwecks besseren Verständnisses der Erfindung soll nachstehend
eine Ausführungsform anhand der begleitenden Zeichnungen
beschrieben werden; in diesen sind
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Fig. 1 ein Blockschaltbild, das eine bidirektionale
Hochgeschwindigkeits-Datenübertragungsschnittstelle darstellt,
die unter der Steuerung eines Steuerprozessors arbeitet;
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Fig. 2 ist ein Blockschaltbild, das eine E/A-Struktur zur
Datenübertragung durch die Schnittstelle gemäß Fig. 1
darstellt, bei der die Steuersignalpfade zugeordnete
Standleitungs-Paritätspfade aufweisen;
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Fig. 3 ist ein Blockschaltbild, das die Erfindung in
Anwendung auf die Datenübertragungsschnittstelle gemäß Fig. 1
illustriert; und
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Fig. 4 ist ein Zeitsteuerungsdiagramm, das die von der
Erfindung befolgte Operationssequenz zeigt.
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In der hier nachfolgenden Beschreibung bezeichnet eine
Datenübertragungsschnittstelle eine gemeinsame Grenze, die von
gewöhnlichen physikalischen Kopplungsmerkmalen,
Signalmerkmalen und funktionellen Merkmalen von Dateneinheiten
gekennzeichnet wird, die Daten durch die Schnittstelle austauschen.
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Die Datenübertragung über die Datenübertragungsschnittstelle
9 in Fig. 1 wird von einem Steuerprozessor 10 geregelt und
indirekt gesteuert. Die Datenübertragungsschnittstelle ist
eine imaginäre Grenze zwischen zwei Datenübergabeeinheiten 12
und 14, die die Daten über einen bidirektionalen
Hochgeschwindigkeits-Datenbus 16 austauschen, der sich durch die
Schnittstelle erstreckt. Ebenso sind die
Datenübergabeeinheiten durch die Datenübertragungsschnittstelle über einen
ersten unidirektionalen Steuerbus 18, der Steuersignale
unidirektional von der Einheit 12 zur Einheit 14 leitet,
verbunden. Auf ähnliche Weise leitet ein zweiter
unidirektionaler Steuerbus 20 Steuersignale unidirektional von der
Einheit 14 zur Einheit 12. Die Datenübergabeeinheiten 12 und 14
sind im wesentlichen identisch nach Aufbau und Betrieb; jede
wirkt entweder als Datenquelle oder Datensenke, und sieht
eine Datenverbindungssteuerung vor, die gemäß einem
Übertragungsprotokoll für den Datenaustausch zwischen den
Einheiten auf dem Bus 16 ausgeführt wird. In dieser Hinsicht
schließt die Übergabeeinheit 12 (die auch repräsentativ für
die Einheit 14 ist), eine Steuerlogik 22, einen Datenspeicher
23, einen Steuerbustreiber 24, einen Steuerbusempfänger 26,
einen Datenbustreiber 30 und einen Datenbusempfänger 32 ein.
Der Datenbustreiber und -empfänger 30 bzw. 32 sind auf
herkömmliche Weise zwischen den Datenbus 16 und den
Datenspeicher 23 zum Puffern der Daten zwischen dem Speicher und
dem Bus ausgelegt. Die Daten werden aus dem bzw. in den
Datenspeicher 23 geschrieben bzw. gelesen gemäß einem
vorbestimmten Datenübertragungsprotokoll, das die
Datenübertragung
durch die Schnittstelle zwischen den Einheiten 12 und
14 regelt. Das Protokoll wird erzwungen durch eine
herkömmliche Ablaufsteuerung, die in der Steuerlogik 22
untergebracht ist. Bekanntlich kann eine solche Ablaufsteuerung
entweder ein festverdrahteter oder ein programmierter
Schaltkreis sein, der eine bestimmte ausgewählte Steuerfolge aus
einer Anzahl Steuerfolgen ausführt, die den Datenaustausch
zwischen den Einheiten 12 und 14 implementieren. Eine
bestimmte Datenübertragungssequenz, die von der Ablaufsteuerung
in der Steuerlogik 22 implementiert werden soll, wird der
Logik über die Datenübertragungsseguenzleitung 36 angezeigt,
die den Steuerprozessor 10 mit der Steuerlogik 22 verbindet.
Der Steuerprozessor 10 liefert ferner über die Leitung 34 ein
geeignetes Datenübertragungssequenz-Taktsignal Txx zur
Synchronisierung des Signalaustauschs zwischen den Einheiten 12
und 14. Ein Systemtaktsignal, wie z.B. Txx, kann ein
herkömmliches Mehrphasen-Taktsignal enthalten, das normalerweise
in einer Einheit wie die Dateneinheiten 12 und 14 durch eine
Taktimpulsempfangs- und Verteilerschaltung empfangen und
zugewiesen wird. Eine solche Schaltung ist herkömmlich und
wird hier nicht gezeigt und beschrieben. Zur Erleichterung
des Verständnisses wird die Systemtaktverteilung innerhalb
einer Datenübergabeeinheit durch einen Leitungsausgang aus
einer Steuerlogik dargestellt und mit "Txx3" gekennzeichnet.
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Wie üblich arbeitet die Ablaufsteuerung in der Steuerlogik 22
mit einer ähnlichen Ablaufsteuerung in der Steuerlogik der
Einheit 14 zusammen und tauscht Steuersignale aus, die den
Zustand einer Datenübergabeeinheit während einer bestimmten
Datenübertragungsfolge angeben. Solche Signale werden als
"Quittungsbetrieb" (Handshake) bezeichnet.
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Eine Fehlerprüfung der Steuersignale, die zwischen den
Einheiten 12 und 14 über die bidirektionale
Hochgeschwindigkeits-Datenübertragungsschnittstelle ausgetauscht werden, ist
für die korrekte Ausführung des Datenaustausches
lebenswichtig, ist jedoch äußerst schwierig aus Gründen des
multidirektionalen Flusses der Steuersignale zwischen den
Einheiten 12 und 14 bei der Steuerung des Datenflusses durch
die Schnittstelle. Ein Verfahren zur Prüfung der Integrität
der über die Busse 18 und 20 geleiteten Steuersignale und zur
Isolierung einer gestörten Einheit wird in Fig. 2 gezeigt.
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In Fig. 2 wird ein Steuerparitätssignal der
Datenübertragungsschnittstelle aus Fig. 1 jeweils für jeden der
Steuerbusse 18 und 20 hinzugefügt. So wird z.B. die
Steuersignalintegrität auf dem Steuerbus 18 mittels einer
herkömmlichen Paritätsschaltung ausgewertet, die einen
Paritätsgenerator 40, einen Treiber 42, einen Paritätssignalpfad 44,
der sich durch die Datenübertragungsschnittstelle erstreckt,
einen Empfänger 46, einen Paritätsprüfer 48 und einen
Paritätsprüfungs-Signalspeicher enthält. Ganz im üblichen
Sinne des Paritätskonzepts nimmt der Paritätsgenerator 40
eine Gruppe paralleler Bits auf, die ein Steuerwort bilden
und während einer bestimmten Zeitperiode einer ausgewählten
Datenübertragungsfolge über den Steuerbus 18 übertragen
werden müssen. Der Paritätsgenerator 40 ist
herkömmlicherweise ein Ausschließlich-ODER-Baum einer Struktur, die ein
"Paritäts"-Bit erzeugt, das die Summe der Steuerbits und des
Paritätsbits ungerade bzw. gerade macht, je nach dem
gewählten Paritätsbetrieb. Das vom Generator erzeugte Signal
wird so konditioniert, daß es das Paritätsbit repräsentiert
oder nicht, je nachdem, wie erforderlich. Dieses Signal wird
hier nachstehend als "Paritätssignal" oder "Fehlerprüfsignal"
bezeichnet. Das Paritätssignal wird an den Treiber 42
gegeben, um während der gleichen Zeitperiode, in der das zu
seiner Erzeugung benutzte Steuerwort auf den Steuerbus 18
gelegt wird, auf den Paritätsübertragungspfad 44 gelegt zu
werden. Sowohl das Steuerwort als auch das Paritätsbit werden
von der Einheit 14 gleichzeitig aufgenommen und an den
Paritätsprüfer 48 geliefert. Der Paritätsprüfer 48 bestimmt
die für das aufgenommene Steuersignal erforderliche Parität
und vergleicht diese bestimmte Parität mit dem aufgenommenen
Paritätssignal. Wenn die für das aufgenommene Steuersignal
angegebene Parität von der vom aufgenommenen Paritätssignal
angegebenen Parität abweicht, wird eine Fehlermeldung
produziert und in den Signalzwischenspeicher 50 gegeben. Die
Ergebnisse der Paritätsprüfung werden als
Schnittstellenparitätsprüfsignal (INTFC PTY CHK) ausgegeben. Wie man sieht,
ist der Zustand dieses Signals ein Hinweis auf die Integrität
der Ende-zu-Ende-Übertragung des Steuersignals von der
Dateneinheit 12 zur Dateneinheit 14.
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Die Schaltung gemäß Fig. 2 sieht nicht nur eine unabhängige
Paritätsprüfung für die Übertragung der Steuersignale über
die Busse 18 bzw. 20 vor, sondern bezeichnet auch eine
Datenübergabeeinheit, deren Betrieb einen Fehler in die
Steuersignale einführt. In dieser Hinsicht zeigt die vom
Prüfer 48 in Fig. 2 ausgeführte Paritätsprüfung die
Zuverlässigkeit der gesamten Übertragungsgeräte an, die im
Signalfluß vor ihm liegen. Wenn man nun annimmt, daß der Empfänger,
der am Ende der Paritätsleitung 44 und des Steuerbusses 18
steht, richtig arbeitet, kann eine Fehlerangabe durch den
Paritätsprüfer 48 als Störmeldung für die
Datenübergabeeinheit 12 verstanden werden. Ein Feldreparaturverfahren auf
der Grundlage einer Reaktion auf eine Fehlermeldung des
Paritätsprüfers 48 würde das Auswechseln im Feld der
Datenübergabeeinheit 12 als die am wahrscheinlichsten gestörte,
und der Einheit 14 als nächstwahrscheinliche nach sich
ziehen. Im Zusammenhang mit einem solchen Wartungsverfahren
würde die Einheit 12 auch als "im Feld auszutauschende
Einheit" (Field Replaceable Unit - FRU) bezeichnet werden.
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Hier wird deutlich, daß die Anordnung gemäß Fig. 2 die
unabhängige Auswertung der Übertragungsintegrität der beiden
Busse 18 und 20 unterstützt, aber gleichzeitig die E/A-
Systemelemente der beiden Einheiten 12 und 14 in Anspruch
nimmt, weil sie die Bereitstellung eines gesonderten, die
betreffende Parität übertragenden Pfads für jeden der
Steuerbusse erfordert. In einer Umgebung mit begrenzten E/A-
Möglichkeiten würde eine Verminderung der Zuweisung von E/A-
Systemelementen für die Fehlerprüfung gern akzeptiert. Eine
solche Verminderung wird nun von der Erfindung vorgesehen,
wie in Fig. 3 in Einzelheiten dargestellt ist.
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Nehmen wir Bezug auf Fig. 3; das Zusatzteil der
Paritätskontrollschaltung in der Datenübergabeeinheit 12 beinhaltet
einen Paritätsgenerator 59, der ein Paritätsbit für die
gemeinsame Parität der Steuersignale auf den Bussen 18 und 20
generiert, einen Paritäts-Zwischenspeicher 60, der
angeschlossen ist, um den Ausgang des Paritätsgenerators 59
aufzunehmen, und einen Paritätsvergleicher (COMP) 62, der die
Paritätssignale paarweise vergleicht, von denen jeweils eines
im Paritätszwischenspeicher 60 vorhanden ist und das andere
nachstehend beschrieben wird.
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In der Datenübergabeeinheit 14 puffert ein herkömmlicher
Bustreiber 64 (auch als "Sender" bezeichnet) das von der
Steuerlogik in der Einheit 14 generierte Steuerwort auf den
Steuerbus 20. Ein Paar herkömmlicher Busempfänger 66 und 68 puffern
jeweils Steuerworte aus dem Steuerbus 18 in die Einheit 14.
Ein dritter Busempfänger 70 wirkt als Puffer zwischen dem
Ausgang des Bustreibers 64 und einem Paritätsgenerator. Zwei
Paritätsgeneratoren 72 und 76 sind in der
Datenübergabeeinheit 14 vorgesehen. Jeder dieser Paritätsgeneratoren ist
mit einem entsprechenden Paritätszwischenspeicher 74 und 78
verbunden. Das im Paritätszwischenspeicher 78 aufbewahrte
Signal wird über den Treiber 82 an die Datenübergabeeinheit
12, auf den Paritätsübertragungspfad 83 und den Empfänger 84
gegeben, wo es zu dem anderen Eingang des
Paritätsvergleichers 62 geführt wird. Das Paritätssignal am Ausgang des
Treibers 82 wird durch den Empfänger 81 zurück in die
Übergabeeinheit 14 gepuffert. Ein Paritätsvergleicher 80
vergleicht dieses Prüfsignal und das Prüfsignal, das im
Paritätszwischenspeicher 74 zwischengespeichert ist.
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Der erfindungsgemäße Betrieb gemäß Fig. 3 gründet sich auf
die Generierung eines gemeinsamen Paritätssignals, das die
Parität aus der Vereinigung der durch die
Datenübertragungsschnittstelle übertragenen Steuersignale anzeigt. In dieser
Hinsicht beinhalten der Paritätsgenerator 59 und die beiden
Paritätsgeneratoren 72 und 76 jeweils eine Schaltung mit
einem Ausschließlich-ODER-Baum, die in jeder Hinsicht
herkömmlich ist. Die Schaltung erfaßt die Steuerworte (CNTLA aus
Einheit 12 und CNTLB aus Einheit 14), die während der
Übertragungsperiode durch die Datenübertragungsschnittstelle
übertragen werden. Der Paritätsgenerator 59 empfängt CNTLA,
sobald das Steuerwort von der Steuerlogik 22 der Einheit 12
an den Treiber 24 zur Übertragung auf den Steuerbus 18 gelegt
wird. Der Paritätsgenerator 59 empfängt das Steuerwort CNTLB
der Einheit 14 vom Empfänger 26, sobald dieses Steuerwort vom
Steuerbus 20 aufgenommen wird. CNTLA und CNTLB werden in die
Ausschließlich-ODER-Schaltung im Paritätsgenerator
eingespeist, der die wohlbekannte Ausschließlich-ODER-Funktion an
den Steuerwörtern durchführt, um ein Paritätsbit zu erzeugen.
Das vom Generator 59 erzeugte Paritätssignal stellt daher die
Ausschließlich-ODER-Vereinigung der beiden Steuerworte CNTLA
und CNTLB dar.
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Das vom Paritätsgenerator 59 erzeugte Paritätssignal wird dem
Paritätszwischenspeicher 60 zugeführt. Der
Paritätszwischenspeicher 60 ist ein herkömmlicher, getakteter
Zwischenspeicher, der vom Taktfolgesignal Txx gesteuert wird, das
seinerseits vom Steuerprozessor 10 auf die Signalleitung 34
gelegt wird (Fig. 1).
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Die Paritätsgeneratoren 72 und 76 in der Datenübergabeeinheit
14 entsprechen im wesentlichen nach Aufbau und Betrieb dem
Paritätsgenerator 59. Der Generator 72 erzeugt ein
Paritätssignal, das sich aus der Ausschließlich-ODER-Vereinigung des
Steuersignals CNTLB, das dem Eingang des Treibers 64 zur
Übertragung auf den Steuerbus 20 gelegt wird, und des Signals
CNTLA, das vom Steuerbus 18 durch den Empfänger 66 gepuffert
wird, ergibt. Das vom Generator 72 erzeugte Paritätssignal
wird dem getakteten Paritätszwischenspeicher 74 zugeführt.
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Der Paritätsgenerator 76 erzeugt ein Paritätssignal, das sich
aus der Ausschließlich-ODER-Vereinigung des Steuerworts
CNTLA, das vom Bus 18 durch den Empfänger 68 in die Einheit
14 gepuffert wird, mit dem Steuerwort CNTLB, das vom Ausgang
des Treibers 64 durch den Empfänger 70 auf den Bus 20
gepuffert wird, ergibt. Das von Generator 76 erzeugte
Paritätssignal wird dem getakteten Paritätszwischenspeicher 78
zugeführt und dort gespeichert.
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Die von den Paritätsgeneratoren 59, 72 und 76 während jeder
Datenübertragungssequenzperiode erzeugten Paritätssignale
werden während einer nachfolgenden Sequenzperiode von den
Paritätsvergleichern 62 und 80 verglichen. Die Vergleicher 62
und 80 sind herkömmliche Digitalvergleicher, deren jeder
einen Ausgang erzeugt, der die Gleichwertigkeit bzw.
Nichtgleichwertigkeit (Disparität) eines Paars Binärzeichen
anzeigt. Auf ähnliche Weise vergleicht der Vergleicher 62 die
in den Zwischenspeichern 60 und 78 gespeicherten
Paritätssignale, während der Vergleicher 80 Paritätssignale im
Zwischenspeicher 74 mit dem Paritätssignal vergleicht, das
über den Treiber 82 und den Empfänger 81 aus dem
Zwischenspeicher 78 erhalten wird. Wenn der Paritätsvergleicher 62
Disparität anzeigt, während der Paritätsvergleicher 80
Gleichwertigkeit anzeigt, wird daraus geschlossen, daß es in
der Datenübergabeeinheit 12 zu einem Signalübertragungsfehler
gekommen ist. Wenn andererseits vom Vergleicher 80 oder von
beiden Vergleichern 62 und 80 eine Disparität angezeigt wird,
wird angenommen, daß der Fehler als Ergebnis der Operationen
in der Einheit 14 entstanden ist.
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Nehmen wir zur Verdeutlichung an, einer der Treiber im
Treiber 24 der Datenübergabeeinheit 12 setzt intermittierend
aus. In diesem Fall werden die entsprechenden Empfänger 66
und 68 annehmen, daß der Treiber aus ist. Die
Paritätsgeneratoren 72 und 76 werden gemäß dieser Auffassung des
Steuerbusses 18 reagieren. Als Ergebnis wird die
Paritätsprüfung, die durch den Vergleich der Paritätssignale in den
Paritätszwischenspeichern 74 und 78 durchgeführt wird,
gleichwertig sein und der Vergleicher 80 wird keinen Fehler
anzeigen. Das vom Generator 76 erzeugte Paritätssignal wird
hingegen nicht gleichwertig mit dem vom Generator 59
erzeugten Signal sein, und der Vergleicher 62 wird daher seinen
Paritätsprüfungsausgang so einrichten, daß er zwischen seinen
Paritätssignaleingängen eine Disparität feststellt. In diesem
Fall würde die Gleichheitsanzeige vom Vergleicher 80 und die
Disparitätsanzeige vom Vergleicher 62 einen fehlerhaften
Betrieb in der Übergabeeinheit 12 anzeigen.
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Die spezifische Operation des Erhaltens, Decodierens und
Interpretierens der in den Vergleichern 62 und 80 erzeugten
Signale kann durch eine Diagnoselogik durchgeführt werden,
die z.B. im Programm des Prozessors 10 enthalten ist. Siehe
auch Fig. 1, in der die Signalleitungen 90 und 91, die mit
"INTERFACE PARITY CHECK" [Schnittstellenparitätsprüfung]
bezeichnet sind, die Leitung von den Einheiten 12 und 14 zum
Prozessor 10 besorgen. Diese Leitungen werden erfindungsgemäß
von den Vergleichern 62 und 80 beaufschlagt, wie in Fig. 3
gezeigt wird. Die nachstehende Tabelle I zeigt ein Bild, das
von der Diagnoselogik angewandt werden kann, um eine
Sichtanzeige oder sonstige Anzeige der Betriebsstörung einer
Einheit zu liefern. In Tabelle I wird jede mögliche Kombination
der Disparitätsanzeigen von den Vergleichern 62 und 80 den
Komponenten gegenübergestellt, deren Störung diese
Kombination verursachen kann. Der Ort einer gestörten Komponente
ist bestimmend für eine gestörte RU - wenn der Treiber 64
nicht richtig arbeitet, muß die Einheit 14 durch eine
äquivalente Einheit ersetzt werden. Somit können die
Disparitätskombinationen dazu benutzt werden, eine fehlerhafte Einheit
anzuzeigen.
TABELLE I
Vergleicher
gestörte Komponente (n)
Austauschen Einheit
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In Tabelle I bedeutet "x" ein Disparitätssignal von einem
Vergleicher. Wenn also der Empfänger 68 nicht richtig
arbeitet, würde von beiden Vergleichern eine Disparität
angezeigt werden und die Diagnoselogik würde eine Anzeige zum
Auswechseln der Einheit 14 machen.
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Zur Darstellung eines weiteren Beispiels, das den
erfindungsgemäßen Betrieb gemäß Art. 3 zum Ausfindigmachen eines
Fehlers in den Einheiten 12 bzw. 14 zeigt, nehmen wir an, daß
der Empfänger 66 in der Datenübergabeeinheit 14 nicht richtig
arbeitet. In diesem Beispiel wird der Empfänger 66 dazu
benutzt, das von der Steuerlogik in der Einheit 12 erzeugte
Steuerwort CNTLA an den Paritätsgenerator 72 zu puffern. Wenn
der Empfänger 66 gestört ist, unterscheidet sich das im
Generator 72 erzeugte Paritätssignal von den in den
Generatoren 76 und 59 erzeugten Paritätssignalen. In diesem Falle
würde der Vergleicher 80 seinen Ausgang so einrichten, daß
Disparität angezeigt wird, in welchen Fall man den
fehlerhaften Betrieb der Datenübergabeeinheit 14 zuschreiben würde.
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Aus Fig. 3 und der bisherigen Beschreibung wird ersichtlich,
daß die Erfindung eindeutig die E/A-Systemelemente reduziert,
die für die Leitung von Fehlerprüfungen der Steuersignale
benötigt werden und die volle genaue Fehlerisolierung der
Einheiten 12 und 14 besorgt: Die Erfindung bedarf nur eines
einzigen Paritätssignalpfades 83 zur Durchführung der
Fehlerprüfung und vollen Fehlerisolierung zwischen den beiden
Datenübergabeeinheiten, während die herkömmliche Lösung gemäß
Fig. 2 zwei solche Datenpfade verlangt und nicht die gleiche
Höhe der Bestimmung fehlerhafter FRUs bietet.
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Nehmen wir jetzt Bezug auf Fig. 4 zwecks Gewinnung des
Verständnisses, wie die zeitliche Taktung der erfindungsgemäßen
Operationen jede Auswirkung auf die Bandbreite der
Datenübertragung zwischen den beiden Einheiten 12 und 14
eliminiert. Ein wichtiger Aspekt der Erfindung ist die Anwendung
von Paritätszwischenspeichern 60, 74 und 78. Infolge der
hohen Ansprüche an die Datenrate der
Datenübertragungsschnittstelle kann die Verzögerung bei der Weiterleitung der
für die Paritätsprüfung notwendigen Signale Einschränkungen
der Datenübertragungsbandbreite der Schnittstelle bedeuten.
Weitereleitungsverzögerungen im Zusammenhang mit der
Erzeugung der Paritätssignale in der Übergabeeinheit 14 und
ihre Rückübertragung zur Übergabeeinheit 12 sind hinreichend
groß, um die zuverlässige Verarbeitung der generierten
Parität in der Übergabeeinheit 12 gleichzeitig mit der
Übertragung des zu prüfenden Steuerworts zu verhindern. Jedoch
wird durch Einsatz von Zwischenspeichern zum Beibehalten der
erzeugten Paritätssignale und Zeitverschiebung der Signale
für einen späteren Vergleich die Datenübertragungsbandbreite
zwischen den Einheiten 12 und 14 nicht durch
Übertragungsverzögerungen eingeschränkt, und die höchstmögliche
Übertragungsgeschwindigkeit kann beibehalten werden. Das wird
verständlich durch Bezugnahme auf das Zeitablaufdiagramm
(Impulsfahrplan) der Fig. 4, bei dem eine zyklische
Systemtaktsequenz immer wiederkehrende Perioden aufweist, wobei
jede Periode acht Taktspuren 0-7 umfaßt. Gephaste
Taktimpulssignale werden vom Steuerprozessor erzeugt und über die
Signalleitung 34 verteilt. Diese gephasten Taktimpulssignale
sind mit Txx bezeichnet, wobei der Index anzeigt, während
welcher Zeitspur der einzelnen Periode der Taktimpuls
aktiviert ist. So ist z.B. der Taktimpuls T&sub0;&sub4; während der
Periodenspuren 0 und 4 aktiv, während der Taktimpuls T&sub2;&sub6;
während der Periodenspuren 2 und 6 aktiv ist. Der Taktimpuls
T&sub2;&sub6; wird benutzt, um eine Folge von
Steuersignalübertragungsperioden N-1 bis N+3 zu definieren. Somit werden z.B. während
der Sequenzübertragungsperiode N Steuersignale zwischen den
Datenübergabeeinheiten 12 und 14 über die Steuerbusse 18 und
20 ausgetauscht, wobei der Steuerungsaustausch auch
gleichzeitig die Übertragung von Steuersignalen CNTLA und CNTLB
zwischen den Einheiten über die Busse 18 bzw. 20 besorgt. Der
Taktimpuls T&sub2;&sub6; wird für die Steuerlogik in jeder der
Übergabeeinheiten geliefert, um die Übertragung eines Steuerworts
von der Logik auf seinen entsprechenden Steuerbus zu legen.
Somit beginnt die durch N gekennzeichnete Periode in Fig. 4
mit der ansteigenden Flanke 100 des Taktimpulses T&sub2;&sub6;. (In
Fig. 4 bedeuten die xxxx Übertragungszustände.) Als Reaktion
auf die ansteigende Flanke 100 werden CNTLA und CNTLB den
Treibern 24 bzw. 26 zugeführt. Ein Steuersignal wird von
einer entsprechenden Steuerlogik nach einer aufsteigenden
Flanke des Taktimpulses T&sub2;&sub6; kontinuierlich angesteuert, bis
die nächste ansteigende Flanke die nächste Steuersequenz
definiert. Somit sind die Steuerworte CNTLA und CNTLB für die
Paritätsgeneratoren zwischen aufeinanderfolgenden,
ansteigenden Flanken des Taktimpulses T&sub2;&sub6; kontinuierlich
verfügbar. Wenn daher CNTLA und CNTLB erst einmal an ihre
entsprechenden Bustreiber gegeben sind, werden sie auf ihre
entsprechenden Steuerbusse 18 und 20 gepuffert und von da
durch die Busempfänger 66, 68 und 26 aufgenommen. Da es nun
eine Zeitperiode nach der ansteigenden Flanke des
Taktimpulses T&sub2;&sub6; gibt, wenn der Ausgang der Paritätsgeneratoren
59, 72 und 76 sich als Ergebnis der Übertragungszeiten über
die Busse 18 und 20 verändert, werden ihre Ausgänge nicht
erfaßt bis die längstmögliche Verzögerung für die Übertragung
jedes einzelnen Steuersignals zwischen der Steuerlogik der
Übergabeeinheiten 12 und 14 angetroffen wird. Die
aufsummierten Verzögerungen von Treiber, Busübertragung,
Empfänger und Paritätsgenerator bestimmen, wann die Ausgänge
der Paritätsgeneratoren erfaßt werden müssen. Die längste
dieser aufsummierten Verzögerungen wird bei der
Synchronisierung des Taktimpulses T&sub0;&sub4; mit dem Taktimpuls T&sub2;&sub6;
berücksichtigt; die Zeitperiode zwischen den ansteigenden Flanken
100 und 102 in Fig. 4 ist länger als die längste erwartete
aufsummierte Verzögerung über die Übergabeschnittstelle.
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Somit lassen sich die Ausgänge der Paritätsgeneratoren 59, 72
und 76 mit der ansteigenden Flanke des Taktimpulses T&sub0;&sub4;
zuverlässig erfassen. Dieses Erfassen wird von den
Zwischenspeichern 60, 74 und 78 besorgt, die mit den ansteigenden
Flanken 102 entsprechende Paritätssignale abfangen. Nach der
Abspeicherung bestimmen die Paritätssignale die
Ausgangszustände der Vergleicher 62 und 80, die bei der nächsten
ansteigenden Flanke 104 des Taktimpulses T&sub2;&sub6; abgespeichert
werden können, die die Sequenzübertragungsperiode N+1
beginnt. Das ergibt eine hinreichende Übertragungszeit zur
Übertragung des im Zwischenspeicher 78 gehaltenen
Paritätssignals durch die Datenübertragungsschnittstelle auf dem
Paritätsübertragungspfad 83 zurück zur Übergabeeinheit 12 zum
Eingang des Vergleichers 62. Somit lassen sich die
Paritätssignale, die die gemeinsame Parität von CNTLA und CNTLB
während der Übertragungsperiode N anzeigen, durch die
Vergleicher 62 und 80 auf Fehlerprüfung während der
Signalperiode N+1 auswerten, wenn der nächste Steuerwörtersatz
übertragen wird. Das wird angezeigt durch das wellenförmige
Fragment N, das vom Vergleicher 62 erzeugt wird. Hier muß
verstanden werden, daß der Ausgang des Vergleichers 80
gleichzeitig mit dem Vergleicher 62 durch die
Synchronisierung der Erfassung unter Verwendung des Taktimpulses T&sub2;&sub6;
erfaßt wird.