JPH0691511B2 - 信号チエツク装置 - Google Patents

信号チエツク装置

Info

Publication number
JPH0691511B2
JPH0691511B2 JP63090474A JP9047488A JPH0691511B2 JP H0691511 B2 JPH0691511 B2 JP H0691511B2 JP 63090474 A JP63090474 A JP 63090474A JP 9047488 A JP9047488 A JP 9047488A JP H0691511 B2 JPH0691511 B2 JP H0691511B2
Authority
JP
Japan
Prior art keywords
parity
signal
control
data
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63090474A
Other languages
English (en)
Other versions
JPS63299623A (ja
Inventor
ビクター・ホイー・シン
カロル・チハラ
アレン・シイー−ウエイ・シヤ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS63299623A publication Critical patent/JPS63299623A/ja
Publication of JPH0691511B2 publication Critical patent/JPH0691511B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はI/Oの制限された高速双方向データ伝送インタ
ーフエースを介する制御信号の伝送を検証ないしは妥当
性検査するためのパリテイ信号の使用に関する。制御信
号の２つのセツトがデータ伝送インターフエースを介し
て互いに反対方向に伝送され、そのインターフエースの
両側で制御信号の２つのセツトからパリテイが生成さ
れ、一方のパリテイの一方の判断が制御信号の検証のた
めデータ伝送インターフエースを介して伝送され、他方
のパリテイの判断と比較される。
B.従来技術及びその問題点 データ処理システムにおいては、モジユール式のシステ
ム構成要素間でのデータ転送は、データを交換するユニ
ツトに接続された信号プロセツサの制御の下で発生しう
る。これらのユニツトはデータ伝送インターフエースを
介してデータを交換する。このデータ交換は、これらの
データ交換ユニツト間で交換される制御信号によつて実
現されるプロトコルに従つて行われる。
そのようなシステムのデータ交換ユニツトは、各ユニツ
トがそのシステムにおいて同一のユニツトで物理的に置
換えないしは取換えできる程度にモジユール化すること
ができる。モジユール化の技術として最も広く普及して
いるのは、プラグ式インターフエースを具備したラツク
取付け型の回路板のような現地で取換可能なモジユール
にデータ交換ユニツトを取り付けるものである。このよ
うなモジユール化を使用した現代のシステムにおいて
は、２つのモジユール間のデータ伝送インターフエース
の帯域幅は、双方向転送で、何十ギガヘルツにまで達す
る場合もある。
従来、制御信号はモジユール間のデータ転送プロトコル
を実現するのに使用される一方、これらの制御信号はデ
ータ信号の帯域幅を有する。制御信号は、通常、互いに
反対方向の２つの制御信号用主要路によつて、データ伝
送インターフエースを介して一対のモジユールの間で双
方向に転送される。制御信号用主要路は、制御信号のセ
ツトすなわち制御ワードと呼ばれる２進デイジツト（ビ
ツト）の並列転送をサポートする複数の信号線を含む場
合がある。
一対のデータ交換ユニツトの間で転送される制御信号に
ついてエラーチエツクをすることは重要である。これ
は、これらのユニツト間におけるデータ伝送の完全性を
くずすかもしれないエラーの生じた制御信号を確実に検
出するためである。エラーチエツクの別の目的は、故障
したユニツトの判定及び分離の作業を支援することであ
る。故障したユニツトが検出されると、それは現場で取
換られる。データ交換ユニツトレベルでエラーを検出し
分離する能力は、現場取換可能ユニツト（FRU）の概念
を有する修復及び保守体系をサポートする。
FRU(Field Replacceable Unit)間の信号経路が制限され
又は使用不能である場合や、データレートが高くかつFR
Uの間の物理的な距離及び伝搬遅延が大きい場合は、十
分なエラーチエツクを実現することは難しい。制御線に
ついていえば、一対のFRU間のデータ伝送インターフエ
ースを介するデータ転送を制御する制御線に関して多方
向の流れがあることから、高速双方向データインターフ
エースのためのエラーチエツクは常に困難なものになつ
ている。
FRU間のデータ転送レートは今後も増加し続けると予想
される。データ転送レートが増加すると、究極的には、
データ伝送は、データ転送経路全体の物理的な長さで制
限されることになる。さらに、FRUが高速データ転送の
要件を前提としながら、より高密度で実装されるように
なると、I/O転送経路は、カードコネクタ技術の物理的
な大きさによつてそのような転送に課せられる制限を考
慮に入れることとなる。換言すれば、エラーチエツク機
能はいうまでもなくFRUの機能的コンポーネントをサポ
ートするのに必要なデータ及び制御の全ての相互接続を
提供するために使用可能なデータ経路の数が足りなくな
ることがある。
データ転送の帯域幅及びデータ経路の可用性に制限が課
せられると、制御信号の各経路について専用のエラーチ
エツキング経路を設けるというわけにはいかなくなる。
データ伝送インターフエースを介してデータ交換ユニツ
ト間で交換される制御信号の完全性を保証するには、エ
ラーチエツキング情報の交換にI/O資源を次のようにし
て割振ることが必要である。すなわち、制御信号転送の
帯域幅を維持するのに十分な程適時に、かつ、I/O資源
の消費を可能な限り抑えて割り振ることである。
C.問題点を解決するための手段 そこで、本発明はデータ伝送インターフエースを介する
制御信号の完全性のチエツクに関する技術を改善するこ
とを目的としている。
この目的を達成するため、データ伝送システムにおける
データ伝送インターフエースを介するデータ転送を制御
するための制御信号の完全性をチエツクするための本発
明の信号チエツク装置は、（ａ）第１の制御信号を送信
しかつ第２の制御信号を受信する第１のユニツトと、
（ｂ）上記第２の制御信号を送信しかつ上記第１の制御
信号を受信する第２のユニツトと、（ｃ）上記第１のユ
ニツトに設けられ、上記第１及び第２の制御信号に応答
して該第１及び第２の制御信号についてのパリテイの状
態を決定し第１のエラーチエツク信号によつて該状態を
示す第１のパリテイ手段と、（ｄ）上記第２のユニツト
に設けられ、上記第１及び第２の制御信号に応答して該
第１及び第２の制御信号についてのパリテイの状態を決
定し第２のエラーチエツク信号によつて該状態を示す第
２のパリテイ手段と、（ｅ）上記第１及び第２の制御信
号が転送される第１のデータ転送期間において上記第１
のエラーチエツク信号を記憶する第１の記憶手段と、
（ｆ）上記第１のデータ転送期間において上記第２のエ
ラーチエツク信号を記憶する第２の記憶手段と、（ｇ）
上記第１のデータ転送期間において上記第２のエラーチ
エツク信号を上記第１のユニツトへ一方向的に伝達する
信号伝達手段と、（ｈ）上記第１のデータ転送期間の後
のデータ転送期間において上記第１のエラーチエツク信
号と上記第２のエラーチエツク信号とを比較してその結
果を示す比較手段と、を有することを特徴としている。
以下、実施例と共に本発明の作用を説明する。
D.実施例 はじめに本実施例を概説する。
本実施例は、一対のデータ交換ユニツトの間のデータ伝
送インターフエースを介する制御信号について、このイ
ンターフエースを介する単一の一方向エラーチエツク信
号経路によつて、エラーチエツクを行う。本実施例は、
以下の重要な知見に基づいている。すなわち、データ伝
送インターフエースの両側における制御信号特性のエラ
ーチエツクは、一方のユニツトから他方のユニツトに伝
送されるエラーチエツクの結果（結果は受信側のユニツ
トで遂行された結果と比較しうる）で、各々のデータ交
換ユニツトにおいて独立に行いうるということである。
２つのエラーチエツク信号の間の不一致はパリテイエラ
ー標識を供給するのに使用される。しかも、その転送及
び比較は、後回しにされ、その制御信号が転送された後
のシーケンス期間の間に遂行される。
要するに、本実施例は、障害のあるデータ伝送システム
における双方向データ伝送インターフエースを介するデ
ータ転送を制御する制御信号についての完全性をチエツ
クするための装置である。この装置は、データ転送期間
中に第１の制御信号を送信し、第２の制御信号を受信す
る第１のデータ交換ユニツトと、データ転送期間中に第
２の制御信号を送信し第１の制御信号を受信する第２の
データ交換ユニツトとを含む。第１のデータ交換ユニツ
トにおいて第１のパリテイ発生器が設けられ、これが第
１及び第２の制御信号に応答して、これらの信号につい
ての結合特性（たとえばパリテイ）の状態を判断し第１
のエラーチエツク信号によつてその状態を示す。データ
転送シーケンスに応答し第１のパリテイ発生器に接続さ
れた第１の記憶装置が第１のエラーチエツク信号を記憶
する。第２のデータ交換ユニツトに第２のパリテイ発生
器が設けられ、これが第１の制御信号に応答して、第１
及び第２の制御信号についての結合特性（たとえばパリ
テイ）の状態を判断し第２のエラーチエツク信号によつ
てその状態を示す。データ転送シーケンスに応答し第２
のパリテイ発生器に接続された第２の記憶装置が第２の
エラーチエツク信号を記憶する。本実施例の装置は、第
１のデータ交換ユニツトにおいて設けられ第１及び第２
の記憶装置に接続され、第１及び第２のエラーチエツク
信号を比較するための比較器を含む。エラーチエツク信
号についてのこの比較は、第１及び第２の制御信号が交
換されるデータ転送期間の次のデータ転送期間で行われ
る。この比較器は比較結果についての第１の標識を供給
する。
本実施例では、さらに、第２のデータ交換ユニツトにエ
ラーチエツク回路を設けて、第１の比較器によつて供給
された標識に基づく両ユニツト間におけるエラー判別を
可能とする。したがつて、この装置は、さらに、第２の
データ交換ユニツトにおいて、当該ユニツトに第２の制
御信号を印加するための入力と第２の制御信号を送信す
るための出力とを有する送信手段を含む。第２のパリテ
イチエツカは第１の制御信号及び送信手段の出力から送
信される第２の制御信号に応答する。この装置は、さら
に、第２のデータ交換ユニツトにおいて、第１の制御信
号及び送信手段の入力に印加される第２の制御信号に応
答して結合特性（たとえばパリテイ）の状態を判断しそ
の状態を第３のエラーチエツク信号によつて示すための
第３のパリテイ発生器を含む。第３のエラーチエツク信
号を記憶するため、第３の記憶装置が第３のパリテイ発
生器に接続される。エラーチエツク回路は、第１及び第
２の制御信号によつて制御されるデータ転送の後の期間
で第２及び第３のエラーチエツク信号を比較するため
の、第２及び第３の記憶装置に接続された第２の比較器
を含む。この比較器は、この比較結果についての第２の
標識を供給する。
以上からわかるように、本発明によれば第１及び第２の
データ交換ユニツトの間におけるデータ転送帯域幅はエ
ラーチエツク信号の生成及び比較によつては制限されな
い。すなわち、最初の転送期間中に送信される制御信号
について発生されるエラーチエツク信号は次の転送期間
中に比較される。チエツクされる制御信号が転送された
最初の転送期間に続く転送期間中にエラーチエツクが行
われる。この第２の転送期間中に、第１の転送期間の制
御信号の伝送の完全性についての判断を行うためにチエ
ツク信号を比較しながら、一方で、別のデータ転送を制
御するための別の第１及び第２の制御信号のセツトが送
信される。
本発明の他の実施例は、２つのデータ交換ユニツトを分
離するデータ伝送インターフエースを介する制御信号の
制御の下でデータが交換されるような場合において、こ
のデータ伝送インターフエースを介する制御信号の伝送
の完全性についての評価をするための方法である。この
方法は、データ伝送インターフエースを介して、第１の
ユニツトから第２へのユニツトへの第１の制御信号及び
第２のユニツトから第１のユニツトへの第２の制御信号
を転送するステツプを含む。第１及び第２の制御信号の
転送は第１の転送期間中に行われる。次に、第１及び第
２の制御信号についての結合特性（たとえばパリテイ）
が第１のユニツトにおいて確認されその標識が供給され
る一方で、その結合特性は第２のユニツトにおいて確認
されその標識が供給される。次のステツプで、第２のユ
ニツトで得られた標識がデータ伝送インターフエースを
介して第１のユニツトに転送され、第１の期間の後の第
２の転送期間中に、第１のユニツトで得られた標識と比
較される。
次に、図面を参照しながら、本実施例を詳細に説明す
る。
データ伝送インターフエースとは、ここでは、共通の物
理的な相互接続特性、信号特性、及びこのインターフエ
ースを介してデータを交換するデータユニツトの機能特
性によつて定義される共有された境界のことをいう。
第１図のデータ伝送インターフエース９を介するデータ
伝送は、制御プロセツサ10によつて組織され間接的に制
御される。データ伝送インターフエースは一対のデータ
交換ユニツト12及び14の間の想像上の境界である。これ
らのデータ交換ユニツトはこのインターフエースをまた
がつて延びる高速双方向データバス16を介してデータを
交換する。データ伝送インターフエースを介するデータ
交換ユニツトの接続は、制御信号をユニツト12からユニ
ツト14へ一方向的に伝える第１の一方向制御バス18であ
る。同様に、第２の一方向制御バス20はユニツト14から
ユニツト12へ制御信号を一方向的に伝える。ユニツト12
及び14はその構造及び動作において実質的に同一であ
る。これらの各々は、データのソース又はシンクとして
働き、バス16を介するユニツト間のデータ交換の伝送プ
ロトコルに従つて遂行されるデータ通信制御を提供す
る。データ交換ユニツトは制御論理22、データ記憶装置
23、制御バスドライバ24、制御バスレシーバ26、データ
バスドライバ30、及びデータバスレシーバ32を有する。
データバスドライバ30及びデータバスレシーバ32はデー
タバス16とデータ記憶装置23との間に接続される。ユニ
ツト12及び14の間のインターフエースを介するデータ伝
送を特徴付ける所定のデータ伝送プロトコルで、データ
がデータ記憶装置23に書込まれ又はそこから読取られ
る。このプロトコルは制御論理22に存する通常の制御シ
ーケンサで実行される。よく知られているように、その
ようなシーケンサは、ユニツト12及び14の間のデータ交
換を行うための多数の制御シーケンスのうちの選択され
た１つを実行するハードワイヤ式又はプログラム式の回
路であつてもよい。制御論理22のシーケンサで実行され
る特定のデータ転送シーケンスは、制御プロセツサ10と
制御論理22を接続するデータ転送シーケンス制御線36を
介して制御論理22に示される。制御プロセツサ10は、ユ
ニツト12及び14の間の信号交換の同期化のための適切な
データ転送シーケンスのタイミング信号Txxを線34で供
給する。Txxのようなシステムクロツクは通常の多相ク
ロツク信号を含んでいてもよい。この多相クロツク信号
は、普通に受取られ、クロツクの受信及び分配回路によ
つて12及び14の如き１つのユニツトに割り振られるもの
である。そのような回路は従来通りであるので、説明を
省略する。説明の都合上、データ交換ユニツト内のシス
テムクロツクの分配は制御論理からの出力線“Txx"で表
わされる。
従来と同様、制御論理22におけるシーケンサはユニツト
14の制御論理における同様なシーケンサと協働して、デ
ータ交換ユニツトの状況を示す制御信号を交換する一
方、特定のデータ転送シーケンス中にデータ信号を転送
する。そのような信号は“初期接続手順”信号とも呼ば
れる。
高速双方向データ伝送インターフエースを介してユニツ
ト12及び14の間で交換される制御信号についてのエラー
チエツクは、データ交換を正しく行うには必須のもので
あるが、これは困難である。というのは、このインター
フエースを介するデータ転送を制御するユニツト間の制
御線に関し多方向の流れがあるからである。バス18及び
20によつて伝えられる制御信号の完全性をチエツクして
故障したユニツトを分離するための１つの方法を第２図
に示した。
第２図において、制御パリテイ信号は各制御バス18及び
20に対して第１図のデータ伝送インターフエイスに加え
られる。たとえば、制御バス18を介する制御信号の完全
性は、パリテイ発生器40と、ドライバ42と、データ伝送
インターフエースをこえて延びるパリテイ信号経路44
と、レシーバ46と、パリテイチエツカ48と、パリテイチ
エツクラツチ50とを含む通常のパリテイ回路によつて評
価される。パリテイ発生器40は、選択されたデータ転送
シーケンスの所与の期間中、制御バス18を介して伝送す
べき制御ワードを構成する並列ビツトグループを受取
る。パリテイ発生器40は、“パリテイ”ビツトを生成す
る構造を有する排他的論理和のツリーである。“パリテ
イ”ビツトは、選択されたパリテイ型に応じて、制御ビ
ツト及びパリテイビツトの合計を奇数又は偶数にする。
パリテイ発生器40によつて発生された信号は必要に応じ
て、パリテイビツトを表わすように又は表さないように
条件付けられる。ここでは、この信号のことを“パリテ
イ”又は“エラーチエツク”信号という。このパリテイ
信号は、それを生成するのに使用される制御ワードが制
御バス18を介して転送されると同じ間に、ドライバ42に
供給されパリテイ信号経路44を介して転送される。制御
ワード及びパリテイビツトはユニツト14に同時に受信さ
れてパリテイチエツカ48に供給される。パリテイチエツ
カ48は受信された制御信号について必要なパリテイを決
定し、これと受信されたパリテイ信号とを比較する。受
信された制御信号について示されたパリテイが、受信さ
れたパリテイ信号によつて示されたパリテイと異なると
きは、エラー標識が供給されてラツチ50に入れられる。
パリテイチエツクの結果はインターフエースパリテイチ
エツク信号（INTFC PTYCHK）として供給される。この信
号の状態は、ユニツト12からユニツト14への制御信号の
端末伝送の完全性を表わす。
第２図の回路は、バス18及び20をそれぞれ介する制御信
号の伝送についての独立したパリテイチエツクだけでな
く、制御信号にエラーをもたらす動作を有するデータ交
換ユニツトの分離も行う。パリテイチエツカ48によつて
遂行されるパリテイチエツクは、その上流の伝送装置全
てについての信頼性を表わす。パリテイ信号経路44及び
制御バス18を終結するレシーバが適切に機能したと仮定
すると、パリテイチエツカ48によつて示されたエラー標
識は、データ交換ユニツト12の誤動作を意味するものと
とられる。このエラー標識に対する応答に基づく現場保
守手順は、障害のある最も可能性の高いユニツトとして
ユニツト12及び次の可能性の高いユニツト14の現場取換
を必要とすることになる。そのような保守手順において
は、ユニツト12は“現場取換ユニツト（FRU）”と呼ば
れる。
第２図の構成によればバス18及び20の各々についての伝
送の完全性の独立した評価をサポートする一方で、ユニ
ツト12及び14の両方のI/O資源に、各制御バスについて
の分離した別々のパリテイ伝送経路の必要性を課する。
I/Oの制限された環境においては、伝送エラーチエツキ
ングについてのI/O資源の割振りを減らすことは、大変
都合がよい。この減少は本発明により行われる。これを
第３図を用いて説明する。
ユニツト12におけるパリテイチエツク回路は、バス18及
び20を介する制御信号についてのパリテイのためのパリ
テイビツトを生成するパリテイ発生器59と、このパリテ
イ発生器59の出力に接続されたパリテイラツチ60と、一
対のパリテイ信号（パリテイラツチ60に保持されたもの
と、以下に説明するものとの対）を比較するパリテイ比
較器62と、を含む。
データ交換ユニツト14においては、通常のバスドライバ
（“トランスミツタ”ともいう）64がユニツト14の制御
論理で生成された制御ワードを制御バス20を介してバツ
フアする。一対の通常のバスレシーバ66及び68はそれぞ
れ、制御バス18からユニツト14へ至る制御ワードをバツ
フアする。第３のバスレシーバ70はバスドライバ64の出
力とパリテイ発生器との間のバツフアとして働く。２つ
のパリテイ発生器72及び76がデータ交換ユニツト14に設
けられている。これらの各々はそれぞれ対応するパリテ
イラツチ74及び78に接続されている。パリテイラツチ78
に保持されるパリテイ信号は、ドライバ82、パリテイ伝
送経路83、及びレシーバ84を介してデータ交換ユニツト
12に伝送される。このようにして、これはパリテイ比較
器の他方の入力に供給される。ドライバ82から出力され
るパリテイ信号はレシーバ81を介してデータ交換ユニツ
ト14にバツフアし戻される。パリテイ比較器80はこのチ
エツク信号と、パリテイラツチ74に保持されているチエ
ツク信号とを比較する。
第３図に示す本実施例の動作はデータ伝送インターフエ
ースを介して伝送される制御信号についての結合から得
られるパリテイを表わすパリテイ信号の生成に基づいて
いる。パリテイ発生器59ならびにパリテイ発生器72及び
76は、通常の排他的論理和ツリーの回路を含む。この回
路は、データ伝送インターフエースを介して転送される
制御ワード（ユニツト12からのCNTLA及びユニツト14か
らのCNTLB）を、転送期間中にサンプルする。パリテイ
発生器59は、制御バス18を介する伝送のため、ユニツト
12の制御論理22によつて制御ワードがドライバ24に供給
されたときにCNTLAを受け取る。パリテイ発生器59は、
制御ワードが制御バス20から受け取られたときに、レシ
ーバ26からユニツト14の制御ワードCNTLBを受け取る。C
NTLA及びCNTLBは、パリテイ発生器の排他的論理和回路
に供給される。この回路において、これらの制御ワード
についてよく知られた排他的論理和が実行されてパリテ
イビツトが発生される。したがつて、パリテイ発生器59
によつて発生されたこのパリテイ信号は、制御ワードCN
TLA及びCNTLBについての排他的論理和結合を表わす。
パリテイ発生器59によつて発生されたパリテイ信号はパ
リテイラツチ60に供給される。パリテイラツチ60は通常
のクロツク式ラツチで、信号線34を介して制御プロセツ
サ10から供給される時間シーケンス信号Txxに応答して
作動するものである。
データ交換ユニツト14におけるパリテイ発生器72及び76
は、その構造及び動作とも、パリテイ発生器59とほぼ対
応する。パリテイ発生器72は１つのパリテイ信号を発生
する。このパリテイ信号は、伝送のため制御バス20を介
してドライバ64の入力に供給されるCNTLBと、レシーバ6
6を介して制御バス18からバツフアされるCNTLAとについ
ての排他的論理和結合の結果得られるものである。パリ
テイ発生器72によつて発生されたパリテイ信号は、パリ
テイラツチ74に供給される。パリテイ発生器76は、レシ
ーバ68を介してバス18からユニツト14にバツフアされる
CNTLAと、レシーバ70を介してドライバ64の出力からバ
ス20にバツフアされるCNTLBとについての排他的論理和
結合の結果得られるパリテイ信号を発生する。パリテイ
発生器76によつて発生されるパリテイ信号はパリテイラ
ツチ78に供給される。
データ伝送シーケンス期間中にパリテイ発生器59、72及
び76によつて発生されたパリテイ信号は、次のシーケン
ス期間で、パリテイ比較器62及び80によつて比較され
る。パリテイ比較器62及び80は通常のデイジタル式比較
器で、それぞれ一対のパリテイデイジツトについて一致
又は不一致を表わす出力を発生するものである。パリテ
イ比較器62はラツチ60及び78に保持されたパリテイ信号
を比較し、一方、パリテイ比較器80はラツチ74における
パリテイ信号と、ドライバ82及びレシーバ81を介してラ
ツチ78から得られるパリテイ信号とを比較する。パリテ
イ比較器62が不一致を示し、かつ、パリテイ比較器80が
一致を示したときは、ユニツト12において制御信号の伝
送エラーが発生したことを意味する。一方、パリテイ比
較器80が不一致を示すか又はパリテイ比較器62及び80が
両方とも不一致を示したときは、ユニツト14の動作の結
果としてエラーが発生したものとされる。
ここで、データ交換ユニツト14のドライバ24のうちの１
つのドライバが断続的に障害が発生するものと仮定す
る。この場合、対応するレシーバ66及び68はそのドライ
バがオフになつたと認識する。パリテイ発生器72及び76
は、制御バス20のこの認識に従つて応答する。その結
果、パリテイラツチ74及び78におけるパリテイ信号の比
較によつて発生されたパリテイチエツクは一致を示し、
パリテイ比較器80は障害のないことを示す。しかしなが
ら、パリテイ発生器76によつて発生されるパリテイ信号
はパリテイ発生器59によつて発生されるパリテイ信号と
は一致せず、パリテイ比較器62は不一致を示すようにそ
のパリテイチエツク出力を条件付ける。この場合、パリ
テイ比較器80からの一致標識及びパリテイ比較器62から
の不一致標識で、ユニツト12における障害オペレーシヨ
ンが示される。
パリテイ比較器62及び80によつて発生される比較信号の
受取り、デコード、及び解釈についての特定の動作は、
診断論理（たとえば制御プロセツサ10のプログラム中に
常駐する）によつて実行することができる。“インター
フエースパリテイチエツク”と名付けた信号線90及び91
（第１図）はユニツト12及び14からプロセツサ10への接
続を提供する。これらの線は、本実施例では、パリテイ
比較器62及び80から出るものである。以下に示す第１表
は、ユニツトの障害を検知可能な標識を供給する診断論
理によつて使用できるマツピングを与えるものである。
この第１表において、パリテイ比較器62及び80からの不
一致標識の可能な組合せの各々は、その組合を生じる障
害を有する構成要素に対応する。障害を有する構成要素
の場所は障害のあるFRUを決定するものである。もしそ
のドライバ64が正常に働かないときは、ユニツト14は等
価なユニツトと取換られることとなろう。このようにし
て、障害ユニツトを示すのに不一致の組合せを用いるこ
とができる。
上記第１表において、“X"は比較器からの不一致信号を
表わす。したがつて、もしレシーバ68が正常に働かない
ときは、両比較器によつて不一致が示され、その診断論
理はユニツト14の取換の標識を出すこととなる。
障害分離の他の例を説明するため、ユニツト14のレシー
バ66のオペレーシヨンに障害があるものと仮定する。こ
の例では、ユニツト12の制御論理によつて発生されパリ
テイ発生器72に付与される制御ワードCNTLAをバツフア
するのに、レシーバ66が用いられる。もしレシーバ66に
障害があるとすれば、パリテイ発生器72によつて発生さ
れるパリテイ信号は、パリテイ発生器76及び59によつて
発生されるパリテイ信号とは異なつたものとなる。この
例では、パリテイ比較器80は不一致を示すようにその出
力を条件付ける。この場合、障害オペレーシヨンはユニ
ツト14に属するものと判断される。
第３図及びこれまでの説明から明らかなように、本実施
例によれば、制御信号についてエラーチエツクを行つて
ユニツト12及び14を完全に障害分離するのに必要なI/O
資源が減じられる。すなわち、本実施例では、エラーチ
エツクを遂行し２つのユニツトの完全分離を行うのに単
一のパリテイ信号経路83しか必要としない。これに対し
第２図に示した通常のアプローチは、そのようなデータ
経路を２つ必要とし、しかも上記と同等レベルのFRUの
分離は実現されない。
第４図を参照して、ユニツト12及び14の間のデータ伝送
帯域幅についての影響が本実施例の動作によつていかに
除去されるかを説明する。本実施例の重要な点は、パリ
テイラツチ60、74及び78を使用したことである。データ
伝送インターフエースは高データ伝送レートを必要とす
るので、パリテイチエツクのために必要な信号の伝搬遅
延はデータ伝送インターフエースのデータ伝送帯域幅に
制限を課すことがある。ユニツト14におけるパリテイ信
号の生成及びユニツト12へのそれの伝送に関連する伝搬
遅延は、ユニツト12において発生されたパリテイの処理
及びチエツクされる制御ワードの同時の伝送の実行の確
実性をなくす程十分に長いものである。しかしながら、
発生されたパリテイ信号を保持するためにラツチを使用
し後の比較のために信号の時間をシフトさせることによ
つて、ユニツト12及び14の間のデータ伝送の帯域幅は伝
搬遅延の制限は受けず、可能な最高のデータレートを維
持することができる。これは第４図のタイミング図を参
照して理解できる。この図では、循環的なシステムクロ
ツクシーケンスが繰返しの期間を有しており、各期間は
８つのクロツクスロツト０ないし７を含む。位相調整さ
れたクロツク信号は制御プロセツサにより発生され、信
号線34を介して供給される。これらのクロツク信号は、
各クロツクスロツトの活動化期間を示すような添字を付
してTxxと表わされる。たとえば、T04はスロツト０とス
ロツト４が活動化され、T26はスロツト２とスロツト６
が活動化される。クロツクT26を用いて、制御データ転
送期間N-1ないしN-3のシーケンスを定める。したがつ
て、たとえば、シーケンス転送期間Ｎの間、制御信号は
制御バス18及び20を介してユニツト12及び14の間で交換
され、これには、バス18及び20をそれぞれ介してユニツ
ト間で制御信号CNTLA及びCNTLBの同時の伝送が含まれ
る。クロツクT26は各ユニツトの制御論理に供給され、
各々の制御バスを介する制御論理からの制御ワードの転
送がステージングされる。したがつて、第４図において
Ｎによつて示される期間はクロツクT26の立上がりエツ
ジ100から始まる。なお、第４図においてXXXXなる記号
は遷移状態を意味する。立上がりエツジ100に応答し
て、CNTLA及びCNTLBがドライバ24及び64にそれぞれ供給
される。T26の立上がりエツジの後、次の制御シーケン
スを定める次の立上がりエツジまで、制御信号が対応す
る制御論理によつて継続的に活動化される。それ故、制
御ワードCNTLA及びCNTLBは、T26の連続する立上がりエ
ツジ間でパリテイ発生器に対して継続的に使用可能とな
る。したがつて、一旦、個々のドライバに供給されれ
ば、CNTLA及びCNTLBは個々の制御バス18及び20を介して
そこからバスドライバ66、68及び26によつてバツフアさ
れる。バス18及び20を介する伝送時間の結果としてパリ
テイ発生器59、72及び76の出力が変更されるとき、T26
の立上がりエツジの後、一定期間が存在するので、ユニ
ツト12及び14の制御論理の間の制御信号の伝送の間に生
じうる最大の遅延までは、これらの出力はサンプルされ
ない。ドライバ、バス伝送、レシーバ、及びパリテイ発
生器に関する総合的な遅延は、パリテイ発生器の出力を
いつサンプルしたらよいのかを決める基準となる。クロ
ツクT04とクロツクT26との同期化に際しては、この最大
の総合的遅延が考慮される。すなわち、立上がりエツジ
100及び102の間の期間は、データ伝送インターフエース
を介して考えうる最大の総合的遅延よりも長い。こうし
て、パリテイ発生器59、72及び76の出力はクロツクT04
の立上がりエツジ102で確実にサンプルすることができ
る。そのようなサンプリングは、立上がりエツジ102で
それぞれのパリテイ信号をとらえるラツチ60、74及び78
によつて行われる。一旦ラツチされれば、これらのパリ
テイ信号によつて、比較器62及び80の出力の状態が決ま
り、これがT26の次の立上がりエツジ104でラツチでき
る。この立上がりエツジ104で転送期間Ｎ＋１が始ま
る。以上のような方法によれば、比較器62への入力のた
めにユニツト12へ戻るパリテイ伝送経路83を介してデー
タ伝送インターフエースを越えるパリテイ信号（ラツチ
78に保持された）の伝送にとつて十分な時間がとれる。
したがつて、転送期間Ｎの間のCNTLA及びCNTLBについて
のパリテイを表わすパリテイ信号は、次の制御信号のセ
ツトが伝送されるとき、信号期間Ｎ＋１の間、エラーチ
エツクのため比較器62及び80によつて評価することがで
きる。これは、比較器62によつて発生される波形Ｎによ
つて示されている。比較器80の出力は、クロツクT26を
用いてサンプリング同期によつて比較器62と同じ時間で
サンプリングされることが理解されよう。
E.発明の効果 以上説明したように本発明によれば、データ伝送インタ
ーフエースを介するデータ伝送の帯域幅に影響を与える
ことなく制御信号についてのエラーチエツクを行うこと
ができる。
【図面の簡単な説明】
第１図は本発明を適用しうるデータ伝送システムの構成
を示す図、第２図はデータ伝送インターフエースを介す
る伝送についてのI/O構造を示す図、第３図は第１図の
データ伝送システムに本発明を適用した例を示す図、第
４図は本発明の実施例におけるオペレーシヨンのシーケ
ンスを示す図である。
フロントページの続き (72)発明者 アレン・シイー−ウエイ・シヤ アメリカ合衆国カリフオルニア州サン・ホ セ、ノーコツト・コート6796番地 (56)参考文献 特開 昭48−16542（ＪＰ，Ａ) 特開 昭59−178036（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】多方向データ伝送システムにおける双方向
    データ伝送インターフェースを介するデータ転送を制御
    するための制御信号の完全性をチェックするための信号
    チェック装置であって、 第１と第２の制御信号が交換される第１のデータ転送期
    間と、第３と第４の制御信号が交換される第１のデータ
    転送期間に続く第２のデータ転送期間とを含む一連のデ
    ータ転送期間の発生手段と、 第１の制御信号を送信しかつ第２の制御信号を受信する
    第１のデータ交換ユニットと、 上記第２の制御信号を送信しかつ上記第１の制御信号を
    受信する第２のデータ交換ユニットと、 上記第１のデータ交換ユニットに設けられ、上記第１及
    び第２の制御信号に応答して該第１及び第２の制御信号
    の結合特性の状態を決定し第１のエラーチェック信号に
    よって該状態を示す第１のパリティ手段と、 上記第２のデータ交換ユニットに設けられ、上記第１及
    び第２の制御信号に応答して該第１及び第２の制御信号
    の結合特性の状態を決定し第２のエラーチェック信号に
    よって該状態を示す第２のパリティ手段と、 上記一連のデータ転送期間に応答し上記第１のパリティ
    手段に接続する記憶手段であって、上記第１及び第２の
    制御信号が転送される第１のデータ転送期間において上
    記第１のエラーチェック信号を記憶する第１の記憶手段
    と、 上記一連のデータ転送期間に応答し上記第２のパリティ
    手段に接続する記憶手段であって、上記第１のデータ転
    送期間において上記第２のエラーチェック信号を記憶す
    る第２の記憶手段と、 上記第１のデータ転送期間において上記第２のエラーチ
    ェック信号を上記第１のユニットへ一方向的に伝達する
    上記第２の記憶手段に接続の信号伝達手段と、 上記第２のデータ転送期間において上記第１のエラーチ
    ェック信号と上記第２のエラーチェック信号とを比較し
    てその結果を示す上記第１の記憶手段に接続の比較手段
    と、 からなる信号チェック装置。
JP63090474A 1987-05-18 1988-04-14 信号チエツク装置 Expired - Lifetime JPH0691511B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US50778 1987-05-18
US07/050,778 US4823347A (en) 1987-05-18 1987-05-18 Deferred parity checking of control signals across a bidirectional data transmission interface

Publications (2)

Publication Number Publication Date
JPS63299623A JPS63299623A (ja) 1988-12-07
JPH0691511B2 true JPH0691511B2 (ja) 1994-11-14

Family

ID=21967369

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63090474A Expired - Lifetime JPH0691511B2 (ja) 1987-05-18 1988-04-14 信号チエツク装置

Country Status (4)

Country Link
US (1) US4823347A (ja)
EP (1) EP0291671B1 (ja)
JP (1) JPH0691511B2 (ja)
DE (1) DE3889973T2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6108763A (en) * 1986-09-18 2000-08-22 Grondalski; Robert S. Simultaneous parity generating/reading circuit for massively parallel processing systems
US5218691A (en) * 1988-07-26 1993-06-08 Disk Emulation Systems, Inc. Disk emulation system
US4930093A (en) * 1988-08-01 1990-05-29 Ncr Corporation Method of measuring message response time performance of a data processing system including data terminals
JPH02232736A (ja) * 1989-02-03 1990-09-14 Digital Equip Corp <Dec> システムモジュール間のｄｒａｍ制御信号のエラー検査を行なう方法及び手段
JPH0345020A (ja) * 1989-07-13 1991-02-26 Canon Inc 巡回符号処理回路
JPH03226019A (ja) * 1990-01-30 1991-10-07 Toshiba Corp Ｃｒｃ演算装置
US5136594A (en) * 1990-06-14 1992-08-04 Acer Incorporated Method and apparatus for providing bus parity
JP2957354B2 (ja) * 1992-05-13 1999-10-04 三菱電機株式会社 信号転送方法
US5517514A (en) * 1992-11-12 1996-05-14 Amdahl Corporation Parity checking system with reduced usage of I/O pins
US5883909A (en) * 1996-11-06 1999-03-16 Lsi Logic Corporation Method and apparatus for reducing data transfers across a memory bus of a disk array controller
US6185646B1 (en) * 1997-12-03 2001-02-06 International Business Machines Corporation Method and apparatus for transferring data on a synchronous multi-drop
US7127668B2 (en) * 2000-06-15 2006-10-24 Datadirect Networks, Inc. Data management architecture
US7502991B2 (en) * 2005-06-30 2009-03-10 International Business Machines Corporation Redundant 3-wire communication system
US8839084B2 (en) * 2012-03-09 2014-09-16 Atmel Corporation Digital architectures for serial data stream operations
US9542251B2 (en) * 2013-10-30 2017-01-10 Oracle International Corporation Error detection on a low pin count bus
US9734009B2 (en) * 2015-10-08 2017-08-15 Sandisk Technologies Llc Data encoding techniques for a device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1504524A (fr) * 1966-06-29 1967-12-08 Sagem Perfectionnements aux systèmes de transmission d'informations codées
US3648256A (en) * 1969-12-31 1972-03-07 Nasa Communications link for computers
DE2131787C3 (de) * 1971-06-26 1973-12-20 Ibm Deutschland Gmbh, 7000 Stuttgart Schaltungsanordnung zur Fehlerfeststellung bei Datenverarbeitungssystemen
FR2230131B1 (ja) * 1973-05-14 1977-02-11 Honeywell Bull Soc Ind
US3914741A (en) * 1973-11-01 1975-10-21 Bell Telephone Labor Inc Fault detection arrangement for digital transmission system
FR2270642B1 (ja) * 1974-05-08 1977-10-21 Honeywell Bull Soc Ind
FR2440664A1 (fr) * 1978-10-31 1980-05-30 Thomson Csf Dispositif de mesure de la qualite d'une liaison numerique et equipements de transmission comportant un tel dispositif
FR2483713A1 (fr) * 1980-05-30 1981-12-04 Cii Honeywell Bull Dispositif pour la transmission de signaux entre deux stations de traitement de l'information
JPS6043546B2 (ja) * 1980-06-27 1985-09-28 富士電機株式会社 デ−タ転送異常処理方式
JPS58225453A (ja) * 1982-06-25 1983-12-27 Fujitsu Ltd 診断回路の誤り検出方式
US4598404A (en) * 1983-12-22 1986-07-01 Gte Automatic Electric Inc. Data format arrangement for communication between the peripheral processors of a telecommunications switching network
US4737956A (en) * 1986-08-11 1988-04-12 Amdahl Corporation Apparatus for detecting failures in data path control line copies

Also Published As

Publication number Publication date
JPS63299623A (ja) 1988-12-07
EP0291671A3 (en) 1990-07-04
DE3889973T2 (de) 1994-12-01
EP0291671B1 (en) 1994-06-08
EP0291671A2 (en) 1988-11-23
US4823347A (en) 1989-04-18
DE3889973D1 (de) 1994-07-14

Similar Documents

Publication Publication Date Title
EP1825382B1 (en) Low protocol, high speed serial transfer for intra-board or inter-board data communication
JPH0691511B2 (ja) 信号チエツク装置
US4541094A (en) Self-checking computer circuitry
US5959914A (en) Memory controller with error correction memory test application
US5068851A (en) Apparatus and method for documenting faults in computing modules
EP0326696B1 (en) Hybrid communications link adapter incorporating input/output and data communications technology
US4622669A (en) Test module for asynchronous bus
JP5252074B2 (ja) 送受信装置、データの送受信方法
US20040208130A1 (en) Data processing apparatus and data processing method
US7917828B2 (en) Providing error correction coding for probed data
KR100755953B1 (ko) 초소형 위성용 데이터제어 자동복구 시스템
CN100468075C (zh) 芯片测试系统及测试方法
JP2015069270A (ja) フォールトトレラントシステム
EP0265454A1 (en) Data transfer system comprising means for detecting transmission errors.
EP0130429B1 (en) Failure detection apparatus
US7000170B2 (en) Method and apparatus for generating CRC/parity error in network environment
US20020138789A1 (en) Apparatus and method for error detection on source-synchronous buses
EP0319183B1 (en) Parity regeneration self-checking
US5600786A (en) FIFO fail-safe bus
EP2752768B1 (en) Error detection in a circuit module
KR960016659B1 (ko) 전전자 교환기 하위 프로세서의 비동기 병렬 외부 장치 제어버스 장치
US6587988B1 (en) Dynamic parity inversion for I/O interconnects
US7331004B1 (en) Data storage system analyzer having self reset
CN112181886A (zh) 基于lvds通道的信息交互系统、方法及介质
JPH05173819A (ja) 共通バス経路診断方法