JPH03226019A - Ｃｒｃ演算装置 - Google Patents
Ｃｒｃ演算装置Info
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- JPH03226019A JPH03226019A JP2019934A JP1993490A JPH03226019A JP H03226019 A JPH03226019 A JP H03226019A JP 2019934 A JP2019934 A JP 2019934A JP 1993490 A JP1993490 A JP 1993490A JP H03226019 A JPH03226019 A JP H03226019A
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- 241001442055 Vipera berus Species 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000012360 testing method Methods 0.000 claims description 15
- 238000004891 communication Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 13
- 238000012545 processing Methods 0.000 abstract description 3
- 238000011084 recovery Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 208000011580 syndromic disease Diseases 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/091—Parallel or block-wise CRC computation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6575—Implementations based on combinatorial logic, e.g. Boolean circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、通信の誤り検出等で用いられるＣＲＣ演算
装置に関する。
装置に関する。
（従来の技術）
データ、音声、映像等の情報をパケット化して伝送する
システムとして第２図に示すようなネットワークかある
。第２図において、１は多重化回路、２Ａ、２Ｂ、２Ｃ
はパケット交換機、３Ａ〜３Ｃはパケット端末、４Ａ〜
４Ｃは交換機、５は電話機であり、例えばパケット端末
３Ａに人力された、音すは、ここで符号化された後、所
定情報単位に分解され、相手宛先情報等のヘッダ情報を
付加してパケットに組立てられ、パケット交換機２Ａ、
２Ｂを介して相手パケット端末３Ｂへ伝送される。
システムとして第２図に示すようなネットワークかある
。第２図において、１は多重化回路、２Ａ、２Ｂ、２Ｃ
はパケット交換機、３Ａ〜３Ｃはパケット端末、４Ａ〜
４Ｃは交換機、５は電話機であり、例えばパケット端末
３Ａに人力された、音すは、ここで符号化された後、所
定情報単位に分解され、相手宛先情報等のヘッダ情報を
付加してパケットに組立てられ、パケット交換機２Ａ、
２Ｂを介して相手パケット端末３Ｂへ伝送される。
第３図は、多重化回線１上のパケットのデータ形式を示
したものである。第３図において、ヘッダ情報部１１は
相手宛先へ至るルートおよび相手宛先を示す情報等から
なり、ヘッダＣＲＣ１２はヘッダ情報部１１に誤りがな
いかを検査する検査系列（ＣＲＣコート）である。ヘッ
ダ情報部１１とヘッダＣＲＣ１２とをあわせてヘッダ部
１３が構成される。この説明かられかるように、ヘッダ
ＣＲＣ１２の演算対象はヘッダ情報部１１のみである。
したものである。第３図において、ヘッダ情報部１１は
相手宛先へ至るルートおよび相手宛先を示す情報等から
なり、ヘッダＣＲＣ１２はヘッダ情報部１１に誤りがな
いかを検査する検査系列（ＣＲＣコート）である。ヘッ
ダ情報部１１とヘッダＣＲＣ１２とをあわせてヘッダ部
１３が構成される。この説明かられかるように、ヘッダ
ＣＲＣ１２の演算対象はヘッダ情報部１１のみである。
このヘッダ部１３と情報部１４によりパケット１０が構
成される。
成される。
ところで、多重化回線１上では、回線上で規定されたフ
レームを形成しているのであるか、上記固定長パケット
１０は、フレームからフレーム同期パターン、回線保守
情報を除いた部分を用いて伝送される。一般的に、上記
フレーム同期パターン、回線保守情報の部分の長さと固
定長のバケツ！・長とは整数倍の関係になっていないた
め、フレーム同期と独立にパケット位置の検出を行なう
必要がある。
レームを形成しているのであるか、上記固定長パケット
１０は、フレームからフレーム同期パターン、回線保守
情報を除いた部分を用いて伝送される。一般的に、上記
フレーム同期パターン、回線保守情報の部分の長さと固
定長のバケツ！・長とは整数倍の関係になっていないた
め、フレーム同期と独立にパケット位置の検出を行なう
必要がある。
この検出方法として、ヘッダ部のＣＲＣ検査を行ない、
その結果（シンドローム）がゼロであれば、ＣＲＣ検査
を開始した位置をパケットの先頭とする方法か提案され
ている。
その結果（シンドローム）がゼロであれば、ＣＲＣ検査
を開始した位置をパケットの先頭とする方法か提案され
ている。
第４図、第５図に、生成多項式Ｇ （Ｘ） −Ｘ３＋Ｘ
＋１の場合のＣＲＣ生成回路２０およびＣＲＣｔ４：査
回路３０の一例を示す（メツセージ４ビツト、検査系列
３ビツト）。
＋１の場合のＣＲＣ生成回路２０およびＣＲＣｔ４：査
回路３０の一例を示す（メツセージ４ビツト、検査系列
３ビツト）。
第４図に示すＣＲＣ生成回路２０は、遅延素子２１．２
２．２３、排他的論理和回路２４．２５およびスイッチ
Ｓｌ、Ｓ２を備えて構成されている。このＣＲＣ生成回
路２０において、入力系列をそのまま出力する人力系列
の送出中は、スイッチＳ１はＢ側、スイッチＳ２はフィ
ードバック側（排他的論理和回路２４．２５側）に切り
替えられ、ＣＲＣコートを生成して出力するＣＲＣ送出
時は、スイッチＳ１はＡ側、スイッチＳ２はＯ入力側（
接地側）に設定される。
２．２３、排他的論理和回路２４．２５およびスイッチ
Ｓｌ、Ｓ２を備えて構成されている。このＣＲＣ生成回
路２０において、入力系列をそのまま出力する人力系列
の送出中は、スイッチＳ１はＢ側、スイッチＳ２はフィ
ードバック側（排他的論理和回路２４．２５側）に切り
替えられ、ＣＲＣコートを生成して出力するＣＲＣ送出
時は、スイッチＳ１はＡ側、スイッチＳ２はＯ入力側（
接地側）に設定される。
第５図に示すＣＲＣ検査回路３０は、遅延素子３１．３
２ ３Ｂ、排他的論理和回路３４．３５、誤り検出部３
６および８この遅延素子群３７を備えて構成される。こ
のＣＲＣ検査回路３０においては、受信系列からＣＲＣ
を計算し、この計算したＣＲＣが受信ＣＲＣと一致する
か否かを検査する。ここで、計算したＣＲＣと受／ｉ
ＣＲＣとが一致する場合は、遅延素子３１，３２．３３
の状態は（０，０，０）となる。誤り検出部３６はこの
遅延素子３１’、３２．３３状態を検出し、遅延素子３
１，３２．３３の状態か（０，０，０）以外の時は誤り
検出信号を外部へ出力する。そして誤り検出の場合は、
受信系列を廃棄する等の処理を行なう。なお、受信系列
は遅延素子群３７で誤り検出の場合に廃棄処理を行う関
係上８ビツト回線クロックの時間遅延されて出力される
。
２ ３Ｂ、排他的論理和回路３４．３５、誤り検出部３
６および８この遅延素子群３７を備えて構成される。こ
のＣＲＣ検査回路３０においては、受信系列からＣＲＣ
を計算し、この計算したＣＲＣが受信ＣＲＣと一致する
か否かを検査する。ここで、計算したＣＲＣと受／ｉ
ＣＲＣとが一致する場合は、遅延素子３１，３２．３３
の状態は（０，０，０）となる。誤り検出部３６はこの
遅延素子３１’、３２．３３状態を検出し、遅延素子３
１，３２．３３の状態か（０，０，０）以外の時は誤り
検出信号を外部へ出力する。そして誤り検出の場合は、
受信系列を廃棄する等の処理を行なう。なお、受信系列
は遅延素子群３７で誤り検出の場合に廃棄処理を行う関
係上８ビツト回線クロックの時間遅延されて出力される
。
以下の説明では、説明の都合上、上記例のＣＲＣ回路２
０を用いて、パケットのヘッダＣＲＣ１２が計算される
ものとする。これを（符号長、メッセージ長）で表記す
ると、（７，４）符号てある。
０を用いて、パケットのヘッダＣＲＣ１２が計算される
ものとする。これを（符号長、メッセージ長）で表記す
ると、（７，４）符号てある。
第６図にパケットの流れの例を示す。前述のように、Ｃ
ＲＣ検査のシンドロームがゼロであれば、ＣＲＣ計算開
始位置をパケットの先頭とする。受信側のＣＲＣ検査回
路は、ＣＲＣ計算前に内部状態を初期化（ゼロクリア）
し、ヘッダ部を受信終了後、シンドロームを出力する。
ＲＣ検査のシンドロームがゼロであれば、ＣＲＣ計算開
始位置をパケットの先頭とする。受信側のＣＲＣ検査回
路は、ＣＲＣ計算前に内部状態を初期化（ゼロクリア）
し、ヘッダ部を受信終了後、シンドロームを出力する。
つまり、１回のシンドローム計算のために、この場合で
は、７ビツト回線クロックの時間が必要となりその間、
受信側のＣＲＣ検査回路は一連のシンドローム計算に占
有されてしまう。このことは、現在、計算開始したビッ
ト位置でシンドロームがゼロとならないと、次に検査で
きるビット位置は８ビツトシフトした位置であることを
示している。このため、正しいパケット位置を検出する
ハンティング過程が長くなり、パケット同期に多くの時
間がかかるという問題があった。
は、７ビツト回線クロックの時間が必要となりその間、
受信側のＣＲＣ検査回路は一連のシンドローム計算に占
有されてしまう。このことは、現在、計算開始したビッ
ト位置でシンドロームがゼロとならないと、次に検査で
きるビット位置は８ビツトシフトした位置であることを
示している。このため、正しいパケット位置を検出する
ハンティング過程が長くなり、パケット同期に多くの時
間がかかるという問題があった。
これを防ぐため、複数のシンドローム計算回路を設ける
構成も考えられるが、この場合は、回路規模が大きくな
ってしまうという別の問題か生じる。
構成も考えられるが、この場合は、回路規模が大きくな
ってしまうという別の問題か生じる。
（発明が解決しようとする課題）
上述の如く、上記従来のＣＲＣ演算装置では、一連のシ
ンドローム計算に、あるピットクロック時間だけ、占有
されるため、パケットの先頭位置検出のハンティング過
程が長くなり、同期復帰時間が長くなるという問題点が
あった。
ンドローム計算に、あるピットクロック時間だけ、占有
されるため、パケットの先頭位置検出のハンティング過
程が長くなり、同期復帰時間が長くなるという問題点が
あった。
そこで、この発明は、この問題点を除去し、シンドロー
ム計算がパイプライン動作で行なえ、短いハンティング
過程となるＣＲＣ演算装置を提供することを目的とする
。
ム計算がパイプライン動作で行なえ、短いハンティング
過程となるＣＲＣ演算装置を提供することを目的とする
。
（課題を解決するための手段）
この発明では、検査系列およびメツセージ系列を蓄積す
る記憶手段と、前記記憶手段に蓄積されるメツセージ系
列の６値を加算処理することによりメツセージ系列全体
に対する検査系列を計算する計算手段と、前記計算手段
で記計算した検査系列と前記記憶手段に蓄積した検査系
列との一致を検出する一致検出手段とを備えたことを特
徴とする。
る記憶手段と、前記記憶手段に蓄積されるメツセージ系
列の６値を加算処理することによりメツセージ系列全体
に対する検査系列を計算する計算手段と、前記計算手段
で記計算した検査系列と前記記憶手段に蓄積した検査系
列との一致を検出する一致検出手段とを備えたことを特
徴とする。
（作用）
受信符号系列を例えばシフトレジスタに一旦蓄積し、シ
フトレジスタ中のメツセージ系列（ｋ：メッセージ長、
ｐ−２，ｍｌ−０，１）を各ｍ、を考慮して加算するこ
とにより、メツセージ系列全体に対する検査系列を求め
、この検査系列と受信検査系列との一致判定を行なう。
フトレジスタ中のメツセージ系列（ｋ：メッセージ長、
ｐ−２，ｍｌ−０，１）を各ｍ、を考慮して加算するこ
とにより、メツセージ系列全体に対する検査系列を求め
、この検査系列と受信検査系列との一致判定を行なう。
このだめ、ＣＲＣ検査装置の占有時間は回路遅延のみで
多くの回線クロック時間を占有しないため、短い同期復
帰時間を達成できる。
多くの回線クロック時間を占有しないため、短い同期復
帰時間を達成できる。
（実施例）
以下、この発明のＣＲＣ演算装置の一実施例を詳細に説
明する。
明する。
まず、この発明のＣＲＣ演算装置の動作原理について説
明する。説明の都合上、生成多項式％式％ （７，４）符号を例に以下に述べる。この場合、メツセ
ージ系列４ビツト、検査系列３ビツト、合わせて７ビツ
トの符号系列となる。４ビツトのメツセージ系列ｍ−（
ｍｏ＋ ｍｌ、ｍ２．ｒｒ＋３）、７ビツトの符号系列
Ｆ−（ｆｏ 、ｆｌ、−・、ｆ６）とすれば、生成行列
Ｇを用いて （ｆｏ 、ｆ＋ 、−、ｆ６） ＝ （ｍｏ 、ｍ＋ 、ｍ２．ｔｒ＋３）Ｇ−＝ （１
）が成立する。線形符号であるため、例えば、メツセー
ジ（１，１，０，０）に対する符号系列はそれぞれ（１
，０，０，０）と（０，１，０，０）に対する符号系列
の和、つまり、（１，，０，０゜０、 １． １．
０） と （０，１，０，０，０，１゜１）
の和（１，１，０，０，１，０，１）となる。
明する。説明の都合上、生成多項式％式％ （７，４）符号を例に以下に述べる。この場合、メツセ
ージ系列４ビツト、検査系列３ビツト、合わせて７ビツ
トの符号系列となる。４ビツトのメツセージ系列ｍ−（
ｍｏ＋ ｍｌ、ｍ２．ｒｒ＋３）、７ビツトの符号系列
Ｆ−（ｆｏ 、ｆｌ、−・、ｆ６）とすれば、生成行列
Ｇを用いて （ｆｏ 、ｆ＋ 、−、ｆ６） ＝ （ｍｏ 、ｍ＋ 、ｍ２．ｔｒ＋３）Ｇ−＝ （１
）が成立する。線形符号であるため、例えば、メツセー
ジ（１，１，０，０）に対する符号系列はそれぞれ（１
，０，０，０）と（０，１，０，０）に対する符号系列
の和、つまり、（１，，０，０゜０、 １． １．
０） と （０，１，０，０，０，１゜１）
の和（１，１，０，０，１，０，１）となる。
このことを利用すれば、符号系列を例えばシフトレジス
タに蓄積し、このシフトレジスタに蓄積した値を用いれ
ば、ＣＲＣをパイプライン動作で計算することができる
。
タに蓄積し、このシフトレジスタに蓄積した値を用いれ
ば、ＣＲＣをパイプライン動作で計算することができる
。
第１図は上記計算を行なうこの発明のＣＲＣ演算装置の
一実施例を示したものである。第１図において、この実
施例のＣＲＣ演算装置４ｏは、符号系列長のデータｆｏ
＝１６を蓄積できるシフトレジスタ４１、生成系列Ｇが
ら規定される排他的論理和回路ＥＸＩ〜ＥＸ９からなる
３ビツトの出力を行う加算器トリー４２、および一致検
出回路４３から構成される。シフトレジスタ４１は、４
ビツトのメツセージおよび３ビツトのＣＲＣからなるヘ
ッダ部を含む受信パケットのデータをシリアルに受信し
、これをシリアルに出力する。シフトレジスタ４１のス
テージｆ ｏ −ｆ ３の出力は加算器トリー４２に加
えられる。なお、ｆ ｏ −ｆ ３は受信メツセージ系
列、ｆ４〜ｆ６は受信検査系列か記憶されるとしてＣＲ
Ｃを計算する。当然のことであるか、シンドロームがゼ
ロでなければ、ＣＲＣ計算開始位置がパヶント先頭位置
でなかったことになる。
一実施例を示したものである。第１図において、この実
施例のＣＲＣ演算装置４ｏは、符号系列長のデータｆｏ
＝１６を蓄積できるシフトレジスタ４１、生成系列Ｇが
ら規定される排他的論理和回路ＥＸＩ〜ＥＸ９からなる
３ビツトの出力を行う加算器トリー４２、および一致検
出回路４３から構成される。シフトレジスタ４１は、４
ビツトのメツセージおよび３ビツトのＣＲＣからなるヘ
ッダ部を含む受信パケットのデータをシリアルに受信し
、これをシリアルに出力する。シフトレジスタ４１のス
テージｆ ｏ −ｆ ３の出力は加算器トリー４２に加
えられる。なお、ｆ ｏ −ｆ ３は受信メツセージ系
列、ｆ４〜ｆ６は受信検査系列か記憶されるとしてＣＲ
Ｃを計算する。当然のことであるか、シンドロームがゼ
ロでなければ、ＣＲＣ計算開始位置がパヶント先頭位置
でなかったことになる。
加算器トリー４２において、シフトレジスタ４１のステ
ージｆＯの出力は排他的論理和回路ＥＸＩに加えられ、
排他的論理和回路ＥＸ１でシフトレジスタ４１のステー
ジｆＯの出力と生成系列Ｇから予め設定された“０”と
の排他的論理和かとられる。また、シフトレジスタ４１
のステージｆｏの出力およびシフトレジスタ４１のステ
ジｆ１の出力は排他的論理和回路ＥＸ２に加えられ、排
他的論理和回路ＥＸ２でシフトレジスタ４１のステージ
ｆｏの出力およびｆｌの出力の排他的論理和かとられる
。また、シフトレジスタ４１のステージｆ１の出力は排
他的論理和回路ＥＸ３に加えられ、排他的論理和回路Ｅ
Ｘ３でシフトレジスタ４１のステージｆ１の出力と予め
設定された“０°との排他的論理和かとられる。また、
シフトレジスタ４１のステージｆ２の出力およびシフト
レジスタ４１のステージｆ３の出力は排他的論理和回路
ＥＸ４に加えられ、排他的論理和回路ＥＸ４てシフトレ
ジスタ４１のステージｆ２の出力およびｆ３の出力の排
他的論理和かとられる。
ージｆＯの出力は排他的論理和回路ＥＸＩに加えられ、
排他的論理和回路ＥＸ１でシフトレジスタ４１のステー
ジｆＯの出力と生成系列Ｇから予め設定された“０”と
の排他的論理和かとられる。また、シフトレジスタ４１
のステージｆｏの出力およびシフトレジスタ４１のステ
ジｆ１の出力は排他的論理和回路ＥＸ２に加えられ、排
他的論理和回路ＥＸ２でシフトレジスタ４１のステージ
ｆｏの出力およびｆｌの出力の排他的論理和かとられる
。また、シフトレジスタ４１のステージｆ１の出力は排
他的論理和回路ＥＸ３に加えられ、排他的論理和回路Ｅ
Ｘ３でシフトレジスタ４１のステージｆ１の出力と予め
設定された“０°との排他的論理和かとられる。また、
シフトレジスタ４１のステージｆ２の出力およびシフト
レジスタ４１のステージｆ３の出力は排他的論理和回路
ＥＸ４に加えられ、排他的論理和回路ＥＸ４てシフトレ
ジスタ４１のステージｆ２の出力およびｆ３の出力の排
他的論理和かとられる。
また、シフトレジスタ４１のステージｆ２の出力は排他
的論理和回路ＥＸ５に加えられ、排他的論理和回路ＥＸ
５てシフトレジスタ４１のステージｆ２の出力と予め設
定された“０“との排他的論理和かとられる。また、シ
フトレジスタ４１のステージｆ３の出力は排他的論理和
回路ＥＸ６に加えられ、排他的論理和回路ＥＸ６てシフ
トレジスタ４１のステージｆ３の出力と予め設定された
“０゛との排他的論理和かとられる。更に、排他的論理
和回路ＥＸ７では、排他的論理和回路ＥＸ１と排他的論
理和回路ＥＸ４の排他的論理和がとられ、排他的論理和
回路ＥＸ８ては、排他的論理和回路ＥＸ２と排他的論理
和回路ＥＸ５の排他的論理和がとられ、排他的論理和回
路ＥＸ９では、排他的論理和回路ＥＸ３と排他的論理和
回路ＥＸ６の排他的論理和かとられ、加算器ト１−４２
の出力として一致検出回路４３の比較人力Ａに加えられ
る。
的論理和回路ＥＸ５に加えられ、排他的論理和回路ＥＸ
５てシフトレジスタ４１のステージｆ２の出力と予め設
定された“０“との排他的論理和かとられる。また、シ
フトレジスタ４１のステージｆ３の出力は排他的論理和
回路ＥＸ６に加えられ、排他的論理和回路ＥＸ６てシフ
トレジスタ４１のステージｆ３の出力と予め設定された
“０゛との排他的論理和かとられる。更に、排他的論理
和回路ＥＸ７では、排他的論理和回路ＥＸ１と排他的論
理和回路ＥＸ４の排他的論理和がとられ、排他的論理和
回路ＥＸ８ては、排他的論理和回路ＥＸ２と排他的論理
和回路ＥＸ５の排他的論理和がとられ、排他的論理和回
路ＥＸ９では、排他的論理和回路ＥＸ３と排他的論理和
回路ＥＸ６の排他的論理和かとられ、加算器ト１−４２
の出力として一致検出回路４３の比較人力Ａに加えられ
る。
また、シフトレジスタ４１のステージｆ４ｆ５．ｆ６の
出力はそれぞれ一致検出回路４２の比較人力Ｂに加えら
れる。
出力はそれぞれ一致検出回路４２の比較人力Ｂに加えら
れる。
一致検出回路４３は、比較人力Ａに加えられた加算器ト
リー４２の出力と比較人力Ｂに加えられたシフトレジス
タ４１のステージｆ４．ｆ５゜ｆ６の出力との一致を検
出する。
リー４２の出力と比較人力Ｂに加えられたシフトレジス
タ４１のステージｆ４．ｆ５゜ｆ６の出力との一致を検
出する。
ところで、この実施例ではｆｉ −ｍｉ （ｉ＝０〜
３）となる符号を用いている。例えば、ｍｏ −１の時
は、加算器トリー４２には（１，１，０）が入力され、
ｍｉ （ｉ ＝０〜３）＝０では（０゜０、Ｏ）か入
力される。前例のｍ−（１，１，０゜０）の場合、加算
器トリー４２には（１，１，０）（０，１，１）、（０
，０，０）、（０，０゜０．０）が入力されるため、受
信メツセージから計算したＣＲＣコード、すなわち加算
器トリー４２の出力は（１，０，１）となる。このコー
ドと受信検査系列、すなわちシフトレジスタ４１のステ
ージｆ４．ｆ５．ｆ６の出力との一致が一致検査回路４
３で判定される。
３）となる符号を用いている。例えば、ｍｏ −１の時
は、加算器トリー４２には（１，１，０）が入力され、
ｍｉ （ｉ ＝０〜３）＝０では（０゜０、Ｏ）か入
力される。前例のｍ−（１，１，０゜０）の場合、加算
器トリー４２には（１，１，０）（０，１，１）、（０
，０，０）、（０，０゜０．０）が入力されるため、受
信メツセージから計算したＣＲＣコード、すなわち加算
器トリー４２の出力は（１，０，１）となる。このコー
ドと受信検査系列、すなわちシフトレジスタ４１のステ
ージｆ４．ｆ５．ｆ６の出力との一致が一致検査回路４
３で判定される。
この実施例の回路は、回線からデータを受信する毎に回
路遅延のみの時間てＣＲＣ検査を行なうことができる。
路遅延のみの時間てＣＲＣ検査を行なうことができる。
このため、あるビット位置でパケットの先頭位置でない
と判定しても、次のビット位置の判定が可能であり、同
期復帰のハンティング過程を大幅に短縮できる。
と判定しても、次のビット位置の判定が可能であり、同
期復帰のハンティング過程を大幅に短縮できる。
また、ＣＲＣ検査の結果をＮパケット分のビット長たけ
蓄積することにより、Ｎ点の多点監視が可能であり、誤
同期過程低減により、さらに同期確立までの時間を短く
することができる。
蓄積することにより、Ｎ点の多点監視が可能であり、誤
同期過程低減により、さらに同期確立までの時間を短く
することができる。
また、加算配器トリー内でゼロ入力の排他的論理和は、
削減でき、更に回路規模を小さくすることかできる。
削減でき、更に回路規模を小さくすることかできる。
以上説明したようにこの発明によれば、回路遅延のみて
ＣＲＣ検査かできるため、パケットの先頭位置の検出の
ためのハンティング過程を短くてきるという利点かある
。また、ＣＲＣ検査の結宋を、蓄積することにより、多
点監視が可能となり、誤同期過程の低減により同期確立
時間を低減できるという利点もある。加えて、構造とし
て、ｌｉｔ純な加算器トリーを用いて構成できるためＬ
ＳＩ化しやすいという利点もある。
ＣＲＣ検査かできるため、パケットの先頭位置の検出の
ためのハンティング過程を短くてきるという利点かある
。また、ＣＲＣ検査の結宋を、蓄積することにより、多
点監視が可能となり、誤同期過程の低減により同期確立
時間を低減できるという利点もある。加えて、構造とし
て、ｌｉｔ純な加算器トリーを用いて構成できるためＬ
ＳＩ化しやすいという利点もある。
第１図はこの発明のＣＲＣ演算装置の一実施例を示す回
路図、第２図はこの発明のＣＲＣ演算装置か用いられる
ネットワークの一例を示す図、第３図はこのネットワー
クで用いられるパケットのデータ形式の一例を示す図、
第４図はＣＲＣ生成回路の一例を示す図、第５図はＣＲ
Ｃ検査回路の一例を示す図、第６図はパケットの流れを
示す図である。 第 図
路図、第２図はこの発明のＣＲＣ演算装置か用いられる
ネットワークの一例を示す図、第３図はこのネットワー
クで用いられるパケットのデータ形式の一例を示す図、
第４図はＣＲＣ生成回路の一例を示す図、第５図はＣＲ
Ｃ検査回路の一例を示す図、第６図はパケットの流れを
示す図である。 第 図
Claims (4)
- （１）検査系列およびメッセージ系列を蓄積する記憶手
段と、 前記記憶手段に蓄積されるメッセージ系列の各値を加算
処理することによりメッセージ系列全体に対する検査系
列を計算する計算手段と を備えたことを特徴とするＣＲＣ演算装置。 - （２）メッセージ系列 ▲数式、化学式、表等があります▼ （ｋ：メッセージ長、ｐ＝２、ｍｉ＝０、１）を蓄積す
る記憶手段と、 生成多項式、メッセージ長ｋ、メッセージの中の位置ｉ
の３条件から規定する検査系列を各位置ｉ毎に、メッセ
ージ系列全体にわたって加算処理加算器トリーと を備えたことを特徴とするＣＲＣ演算装置。 - （３）メセージ系列と検査系列とを含む受信系列を受信
し、蓄積する手段と、 前記加算器トリーの出力と受信検査系列とを比較する比
較手段と を更に備えたことを特徴とする請求項（２）記載のＣＲ
Ｃ演算装置。 - （４）固定長パケットに付加されたヘッダ部に対する検
査コードの誤り検査を行い、誤りがない場合に、多重伝
送されている固定長パケットの先頭位置とみなす通信装
置において、 メッセージ系列 ▲数式、化学式、表等があります▼ （ｋ：メッセージ長、ｐ＝２、ｍｉ＝０、１）と検査系
列とを含む受信系列を受信し、蓄積する手段と、 生成多項式、メッセージ長ｋ、メッセージの中の位置ｉ
の３条件から規定する検査系列を各位置ｉ毎に、メッセ
ージ系列全体にわたって加算処理する加算器トリーと、 前記加算器トリーの出力と前記受信した検査系列とを比
較する比較手段と を備え、固定長パケットの先頭位置を検索することを特
徴とするＣＲＣ演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019934A JPH03226019A (ja) | 1990-01-30 | 1990-01-30 | Ｃｒｃ演算装置 |
| US08/331,877 US5500863A (en) | 1990-01-30 | 1994-11-01 | CRC operational system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019934A JPH03226019A (ja) | 1990-01-30 | 1990-01-30 | Ｃｒｃ演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03226019A true JPH03226019A (ja) | 1991-10-07 |
Family
ID=12013044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019934A Pending JPH03226019A (ja) | 1990-01-30 | 1990-01-30 | Ｃｒｃ演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5500863A (ja) |
| JP (1) | JPH03226019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7275198B2 (en) | 2001-10-29 | 2007-09-25 | Samsung Electronics Co., Ltd. | Apparatus and method for transmitting/receiving error detection information in a communication system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7103832B2 (en) * | 2003-12-04 | 2006-09-05 | International Business Machines Corporation | Scalable cyclic redundancy check circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498174A (en) * | 1982-08-25 | 1985-02-05 | Ael Microtel Limited | Parallel cyclic redundancy checking circuit |
| US4617664A (en) * | 1984-06-29 | 1986-10-14 | International Business Machines Corporation | Error correction for multiple bit output chips |
| USRE32516E (en) * | 1985-07-01 | 1987-10-06 | American Telephone & Telegraph Co., At&T Bell Labs | Loop switching system |
| US4823347A (en) * | 1987-05-18 | 1989-04-18 | International Business Machines Corporation | Deferred parity checking of control signals across a bidirectional data transmission interface |
| JPH01150940A (ja) * | 1987-12-08 | 1989-06-13 | Hitachi Ltd | Ｃｒｃ演算方式 |
| US5103451A (en) * | 1990-01-29 | 1992-04-07 | Motorola, Inc. | Parallel cyclic redundancy check circuit |
-
1990
- 1990-01-30 JP JP2019934A patent/JPH03226019A/ja active Pending
-
1994
- 1994-11-01 US US08/331,877 patent/US5500863A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7275198B2 (en) | 2001-10-29 | 2007-09-25 | Samsung Electronics Co., Ltd. | Apparatus and method for transmitting/receiving error detection information in a communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| US5500863A (en) | 1996-03-19 |
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