JP2816223B2 - セル同期回路 - Google Patents
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Description
［産業上の利用分野］ 本発明はセル同期回路に関し、特にセル内のある情報
ブロックがCRC（Cyclic Redundancy Check）規則を満た
すことを利用してセル同期を確立するセル同期回路に関
する。
ブロックがCRC（Cyclic Redundancy Check）規則を満た
すことを利用してセル同期を確立するセル同期回路に関
する。
固定長パケット通信において、セル同期を確立する場
合、セル内のある情報ブロックがCRC（Cyclic Redundan
cy Check）規則を満たすことを利用してセル同期を確立
する方法がある。 CCITT（国際電信電話諮問委員会）ではATM（Asynchro
nous Transfer Mode）信号のセル同期についてATMセル
の先頭から５バイトの情報ブロックがCRC規則を満たす
ことを利用してセル同期を確立する方法を示している。 CRCを用いたセル同期回路の特徴は、パターン検出部
がCRC演算回路になっていることである。CRC演算回路は
生成多項式がX8＋X2＋Ｘ＋１の場合第２図のようにな
る。このCRC演算回路は、演算の最初にすべてのフリッ
プフロップ202−１〜８を０にリセットしてから、ATMセ
ルの場合では、40ビット入力後、８個のフリップフロッ
プ202−１〜８の出力に演算結果が出力される。 ATMセルにおけるセル同期回路の構成例は、豊島、龍
野：「ヘッダ誤り制御によるセル同期回路構成法の検
討」，信学技報CS89−70（平１−11）で述べられてい
る。 第３図及び第４図は、上記文献に示されている信号速
度が高速の場合に適したセル同期回路の構成例である。
第３図は、入力信号を直並列変換回路１で８ビットの並
列信号に変換し、位相変更するため７ビットを遅延させ
15ビット並列としてシフトマトリクス201に入力する。
シフトマトリクス201の出力の８ビット並列信号は、多
段のレジスタ202−１〜４により40ビットの並列信号に
変換され、フィードバックループ40回分のCRC演算と等
価の演算を多段を論理回路を用いて一度に行うCRC演算
回路３′に入力される。CRC演算の結果はラッチされ、
一致検出回路４においてCRC規則を満たしているか検査
される。検査結果は同期保護回路９′に入力され、連続
して数回CRC規則を満たすとセル同期が確立し（後方保
護）、セル同期が確立した後、連続して数回CRC規則を
満たさなかったら同期はずれとする（前方保護）。また
現在検査している位相で全てのパターンを検査したが、
検査結果がCRC規則を満たさなかった場合は、シフトマ
トリクス201により、位相変更を行う。位相変更するこ
とにより、全てのパターンについて同期位相検出が行わ
れる。また検査位置指定回路５′は、最初８ビットおき
に一致検出し、一致が検出されると１セルおきに検査す
るための制御信号を出力する回路である。 第４図は、入力信号が直並列変換回路１で８ビット並
列信号に変換され、多段のレジスタ205−１〜５により4
8ビットの並列信号に変換される。更に上記48ビットの
並列信号は１ビットずつシフトした８系列の40ビット並
列信号に変換される。上記８系列の40ビット並列信号
は、第３図と同様にCRC演算を行いCRC規則を満たしてい
るか検査して、セル同期を確立する。しかし、第４図の
場合は、位相の異なる８系列の信号に対して一度にCRC
演算を行っているので、第３図のように位相変更制御を
必要とせずに、全てのパターンについて同期位置検出を
行うことが出来る。
合、セル内のある情報ブロックがCRC（Cyclic Redundan
cy Check）規則を満たすことを利用してセル同期を確立
する方法がある。 CCITT（国際電信電話諮問委員会）ではATM（Asynchro
nous Transfer Mode）信号のセル同期についてATMセル
の先頭から５バイトの情報ブロックがCRC規則を満たす
ことを利用してセル同期を確立する方法を示している。 CRCを用いたセル同期回路の特徴は、パターン検出部
がCRC演算回路になっていることである。CRC演算回路は
生成多項式がX8＋X2＋Ｘ＋１の場合第２図のようにな
る。このCRC演算回路は、演算の最初にすべてのフリッ
プフロップ202−１〜８を０にリセットしてから、ATMセ
ルの場合では、40ビット入力後、８個のフリップフロッ
プ202−１〜８の出力に演算結果が出力される。 ATMセルにおけるセル同期回路の構成例は、豊島、龍
野：「ヘッダ誤り制御によるセル同期回路構成法の検
討」，信学技報CS89−70（平１−11）で述べられてい
る。 第３図及び第４図は、上記文献に示されている信号速
度が高速の場合に適したセル同期回路の構成例である。
第３図は、入力信号を直並列変換回路１で８ビットの並
列信号に変換し、位相変更するため７ビットを遅延させ
15ビット並列としてシフトマトリクス201に入力する。
シフトマトリクス201の出力の８ビット並列信号は、多
段のレジスタ202−１〜４により40ビットの並列信号に
変換され、フィードバックループ40回分のCRC演算と等
価の演算を多段を論理回路を用いて一度に行うCRC演算
回路３′に入力される。CRC演算の結果はラッチされ、
一致検出回路４においてCRC規則を満たしているか検査
される。検査結果は同期保護回路９′に入力され、連続
して数回CRC規則を満たすとセル同期が確立し（後方保
護）、セル同期が確立した後、連続して数回CRC規則を
満たさなかったら同期はずれとする（前方保護）。また
現在検査している位相で全てのパターンを検査したが、
検査結果がCRC規則を満たさなかった場合は、シフトマ
トリクス201により、位相変更を行う。位相変更するこ
とにより、全てのパターンについて同期位相検出が行わ
れる。また検査位置指定回路５′は、最初８ビットおき
に一致検出し、一致が検出されると１セルおきに検査す
るための制御信号を出力する回路である。 第４図は、入力信号が直並列変換回路１で８ビット並
列信号に変換され、多段のレジスタ205−１〜５により4
8ビットの並列信号に変換される。更に上記48ビットの
並列信号は１ビットずつシフトした８系列の40ビット並
列信号に変換される。上記８系列の40ビット並列信号
は、第３図と同様にCRC演算を行いCRC規則を満たしてい
るか検査して、セル同期を確立する。しかし、第４図の
場合は、位相の異なる８系列の信号に対して一度にCRC
演算を行っているので、第３図のように位相変更制御を
必要とせずに、全てのパターンについて同期位置検出を
行うことが出来る。
第３図のセル同期回路では、セル同期が確立する正し
い位相に設定するために、パターン不一致数をカウント
し、その結果によってワード位相を変えることが必要と
なる。同図の回路では、並列出力の位相が変更された場
合に、CRCの対象となるビット数が40ビットと長いた
め、バッファ内に残留するビットとの位相ずれが起こ
り、位相変更直後にCRCの演算結果を利用できないとい
う問題がある。またこれにより同期復帰時間も大きくな
る。 これに対し、第４図は、CRC演算回路３′−１〜８を
８個並列に配置することで、同期位置検出結果をbit−b
y−bitで得られるが、ハンチング部分以外の回路は直並
列変換回路の並列展開数分必要となり、ハードウエア量
が非常に増大するという問題がある。 本発明の主な目的は、信号速度が高速の場合に適し、
位相変更制御を必要とせず、ハードウエア量増加を最小
限に押さえたセル同期回路を提供することである。 本発明の他の目的は、CRCの演算対象部のビット誤り
を検出・訂正するため、CRC演算結果を出力することの
できる回路構成のセル同期回路を提供することである。 また本発明の他の目的は、誤同期により、CRC規則が
同期に複数系列満たされた場合に、競合が起きないよう
にCRC規則が満たされた系列の選択に優先機能を持たせ
た同期回路を提供することである。 さらに本発明の他の目的は、誤同期及び誤同期はずれ
の確率を低減するための同期保護回路を有するセル同期
回路を提供することである。 また本発明の他の目的は、バイト同期が確率している
入力信号に対し、回路規模を更に小さくした回路構成の
セル同期回路を提供することである。
い位相に設定するために、パターン不一致数をカウント
し、その結果によってワード位相を変えることが必要と
なる。同図の回路では、並列出力の位相が変更された場
合に、CRCの対象となるビット数が40ビットと長いた
め、バッファ内に残留するビットとの位相ずれが起こ
り、位相変更直後にCRCの演算結果を利用できないとい
う問題がある。またこれにより同期復帰時間も大きくな
る。 これに対し、第４図は、CRC演算回路３′−１〜８を
８個並列に配置することで、同期位置検出結果をbit−b
y−bitで得られるが、ハンチング部分以外の回路は直並
列変換回路の並列展開数分必要となり、ハードウエア量
が非常に増大するという問題がある。 本発明の主な目的は、信号速度が高速の場合に適し、
位相変更制御を必要とせず、ハードウエア量増加を最小
限に押さえたセル同期回路を提供することである。 本発明の他の目的は、CRCの演算対象部のビット誤り
を検出・訂正するため、CRC演算結果を出力することの
できる回路構成のセル同期回路を提供することである。 また本発明の他の目的は、誤同期により、CRC規則が
同期に複数系列満たされた場合に、競合が起きないよう
にCRC規則が満たされた系列の選択に優先機能を持たせ
た同期回路を提供することである。 さらに本発明の他の目的は、誤同期及び誤同期はずれ
の確率を低減するための同期保護回路を有するセル同期
回路を提供することである。 また本発明の他の目的は、バイト同期が確率している
入力信号に対し、回路規模を更に小さくした回路構成の
セル同期回路を提供することである。
本発明のセル同期回路は、入力信号に対し直並列変換
後の並列信号から１ビットずつシフトした複数の並列信
号を作成し、上記複数の並列信号に対し、それぞれ並列
でCRC（Cyclic Redundancy Check）演算を行い、CRC演
算の結果から演算対象のパターンがCRC規則を満たした
系列を見つけ、その系列を出力することによりセル同期
を確立することとした。
後の並列信号から１ビットずつシフトした複数の並列信
号を作成し、上記複数の並列信号に対し、それぞれ並列
でCRC（Cyclic Redundancy Check）演算を行い、CRC演
算の結果から演算対象のパターンがCRC規則を満たした
系列を見つけ、その系列を出力することによりセル同期
を確立することとした。
本発明のセル同期回路においては、入力信号を並列化
することにより、高速信号に対して適した回路構成とな
っている。またCRC演算を従来技術より少ない並列数で
処理することで、CRC演算回路のハードウエア量を少な
くすることができ、さらに並列展開するために必要なレ
ジスタ数を減少できる。 さらに、本発明によれば１ビットずつシフトした複数
の並列信号についてそれぞれ同期位置検出しているの
で、例えば、１ビットずつシフトした８系列の並列信号
の場合、セルのバイト数と互いに素であるバイト数おき
にCRC演算を行えば、セルの全てのビットを先頭とした
パターンについて同期位置検出を行うことが出来る。従
って全ての位相について同期位置検出が行われ、位相変
更制御を必要としない。 また、本発明によれば複数のCRC演算回路のうち、セ
ル同期が確立した系列のCRC演算回路の演算結果を出力
させることで、CRCの演算対象部のビット誤りを検出・
訂正することができる。 さらに本発明によれば、系列選択信号発生回路に、優
先制御の機能を持たせることにより、誤ってCRC規則が
満たされて一致検出信号が複数系列検出された場合で
も、競合しないようになる。 また本発明によれば、同期保護回路を設けることによ
り、誤同期および誤同期はずれとなる確率も低減するこ
とができる。 その他本発明によれば、バイト同期が確立している場
合、それに適した回路構成を採ることにより、回路規模
をさらに小さくすることができる。
することにより、高速信号に対して適した回路構成とな
っている。またCRC演算を従来技術より少ない並列数で
処理することで、CRC演算回路のハードウエア量を少な
くすることができ、さらに並列展開するために必要なレ
ジスタ数を減少できる。 さらに、本発明によれば１ビットずつシフトした複数
の並列信号についてそれぞれ同期位置検出しているの
で、例えば、１ビットずつシフトした８系列の並列信号
の場合、セルのバイト数と互いに素であるバイト数おき
にCRC演算を行えば、セルの全てのビットを先頭とした
パターンについて同期位置検出を行うことが出来る。従
って全ての位相について同期位置検出が行われ、位相変
更制御を必要としない。 また、本発明によれば複数のCRC演算回路のうち、セ
ル同期が確立した系列のCRC演算回路の演算結果を出力
させることで、CRCの演算対象部のビット誤りを検出・
訂正することができる。 さらに本発明によれば、系列選択信号発生回路に、優
先制御の機能を持たせることにより、誤ってCRC規則が
満たされて一致検出信号が複数系列検出された場合で
も、競合しないようになる。 また本発明によれば、同期保護回路を設けることによ
り、誤同期および誤同期はずれとなる確率も低減するこ
とができる。 その他本発明によれば、バイト同期が確立している場
合、それに適した回路構成を採ることにより、回路規模
をさらに小さくすることができる。
以下本発明の一実施例を詳細に説明する。 一実施例の説明の前に処理対象となる信号のフォーマ
ットについて説明する。 ATM電送方式においては、ATMセルは53バイトからな
り、先頭から５バイトがヘッダ部となっている。またAT
Mセルのヘッダの先頭から５バイト目にHEC（Header Err
or Control）機能を実現するための８ビットのビット列
が設けられている。このビット列はヘッダの先頭から４
バイト目までのヘッダ情報部に対して演算されたCRC（C
yclic Redundancy Check）ビットである。セル同期はこ
の５バイトの情報ブロックがCRC規則を満たすことを利
用してセル同期を確立する。 以下実施例の説明に戻る。 第１図は、本発明の一実施例の構成図である。本実施
例におけるセル同期回路は、入力信号に対しｎビット並
列信号を作成するための直並列変換回路１と、上記ｎビ
ット並列信号から１ビットずつシフトしたｍ系列のｎビ
ット並列信号を作成するための遅延回路２と、上記ｍ系
列のｎビット並列信号に対し、各々ｎビット並列でCRC
演算を行う並列型CRC演算回路３−１〜ｍと、上記並列
型CRC演算回路３−１〜ｍに演算を行うタイミングを与
えるタイミング信号発生回路５と、上記並列型CRC演算
回路３−１〜ｍの演算結果から演算対象のパターンがCR
C規則を満たしているかを判断する一致検出回路４−１
〜ｍと、上記一致検出回路４−１〜ｍの出力から上記ｍ
系列のｎビット並列信号のうち、一致が検出されセル同
期が確立した系列を選択する信号を出力する系列選択信
号発生回路６と、上記系列選択信号発生回路６の系列選
択信号から上記１ビットずつシフトしたｍ系列のｎビッ
ト並列信号のうち、セル同期が確立した系列を選択・出
力する系列選択回路７とから構成されている。 また第５図は、第１図をバイト単位で処理できるよう
にしたセル同期回路の構成図で、入力信号に対し８ビッ
ト並列信号を作成するための直並列変換回路１と、上記
８ビット並列信号から１ビットずつシフトしたｍ系列の
８ビット並列信号を作成するための遅延回路２と、上記
ｍ系列の８ビット並列信号に対し、各々８ビット並列で
CRC演算を行う並列型CRC演算回路３−１〜ｍと、上記並
列型CRC演算回路３−１〜ｍに演算を行うタイミングを
与えるタイミング信号発生回路５と、上記並列型CRC演
算回路３−１〜ｍの演算結果から演算対象のパターンが
CRC規則を満たしているかを判断する一致検出回路４−
１〜ｍと、上記一致検出回路４−１〜ｍの出力から上記
ｍ系列の並列信号のうち、一致が検出されセル同期が確
立した系列を選択する信号を出力する系列選択信号発生
回路６と、上記系列選択信号発生回路６の系列選択信号
から上記１ビットずつシフトしたｍ系列の８ビット並列
信号のうち、セル同期が確立した系列を選択・出力する
系列選択回路７とから構成されている。 さらに第６図は、第５図をバイト単位で一致検査でき
るようにしたセル同期回路の構成図で、入力信号に対し
８ビット並列信号を作成するための直並列変換回路１
と、上記８ビット並列信号から１ビットずつシフトした
８系列の８ビット並列信号を作成するための遅延回路２
と、上記８系列の８ビット並列信号に対し、各々８ビッ
ト並列でCRC演算を行う並列型CRC演算回路３−１〜８
と、上記並列型CRC演算回路３−１〜８に演算を行うタ
イミングを与えるタイミング信号発生回路５と、上記並
列型CRC演算回路３−１〜８の演算結果から演算対象の
パターンがCRC規則を満たしているかを判断する一致検
出回路４−１〜８と、上記一致検出回路４−１〜８の出
力から上記８系列の８ビット並列信号のうち、一致が検
出されセル同期が確立した系列を選択する信号を出力す
る系列選択信号発生回路６と、上記系列選択信号発生回
路６の系列選択信号から上記１ビットずつシフトした８
系列の８ビット並列信号のうち、セル同期が確立した系
列を選択・出力する系列選択回路７とから構成されてい
る。 次に第６図で動作を説明する。 本実施例の動作は、まず入力信号をバイト単位に処理
できるように８ビットに並列化する。８ビットに並列化
するには、第７図の直並列変換回路を用いることができ
る。８ビットの並列信号は、第８図に示した遅延回路に
おいて１クロック遅延され、遅延されない上位７ビット
と合流され15ビットの並列信号となる。この15ビットの
並列信号から、先頭の８ビットから１ビットずつシフト
した８ビット並列信号を８系列作成する。その８ビット
並列信号は、それぞれ８ビット並列型CRC演算回路３−
１〜８に入力される。この８ビット並列型CRC演算回路
３−１〜８は、第９図に示した回路を用いることができ
る。第９図は第２図の生成多項式X8＋X2＋Ｘ＋１の場合
のCRC演算回路を８ビットに並列化した回路である。こ
の演算回路は、演算の最初に全てのフリップフロップ31
−１〜８を０にリセットする。ATMセルが演算対象の場
合、演算対象が５バイトであるから、演算に５クロック
必要となる。また回路を０にリセットするのに１クロッ
ク必要となるため、演算を開始してから次の演算を行う
までに６クロック（６バイト分）必要となる。ATMセル
は53バイトからなり、ATMセルのバイト数と互いに素で
あるバイト数おきにCRC演算を行うと、ATMセル全てのビ
ットを先頭としたパターンについて演算することができ
る。従って、６バイトおきに演算することで、全ての位
相について同期位置検出が行える。８ビット並列型CRC
演算回路３−１〜８の演算結果は、一致検出回路４−１
〜８に入力され、一致検出回路４−１〜８でCRC規則を
満たしているかを判断する。この一致検出回路４−１〜
８は、第10図の回路で行うことができる。CRC演算回路
３−１〜８の演算結果は、CRC規則が満たされると０を
出力する。従って、一致検出回路４−１〜８は、CRC演
算回路３−１〜８の演算が０となるときを検出すればよ
い。CRC演算回路３−１〜８は演算途中にも信号を出力
しているので、一致検出回路４−１〜８は検出タイミン
グ信号でCRC演算結果のみを検出している。この検出タ
イミング信号は、第11図に示すタイミング信号発生回路
から出力される。第11図のタイミング信号発生回路は、
一致検出回路４−１〜８において一致が検出されるまで
は、６クロック（６バイト分）おきに検出タイミング信
号を出力し、一致が検出されると53クロック（１セル
分）おきに検出タイミング信号を出力する。この検出タ
イミング信号は、CRC演算回路３−１〜８のフリップフ
ロップ31−１〜８を０にリセットするためにも使用され
る。一致検出回路４−１〜８の出力は、系列選択信号発
生回路６に入力され、系列選択信号発生回路６は、入力
された信号から８系列のどの系列がCRC規則を満たし、
セル同期が確立したかを判断する。この系列選択信号発
生回路６は、第12図の回路で実現できる。系列選択信号
発生回路６の出力は、系列選択回路７に入力され、系列
選択回路７は、セル同期が確立した系列を選択し、その
系列を出力する。系列選択回路７は、第13図の回路で実
現できる。以上説明したように、入力信号を並列化する
ことにより、高速信号に対して適した回路構成となって
いる。またCRC演算を従来技術より少ない並列数で処理
することで、CRC演算回路のハードウエア量を少なくす
ることができ、また並列展開するために必要なレジスタ
数を減少できる。さらに、１ビットずつシフトした複数
の並列信号についてそれぞれ同期位置検出しているの
で、全ての位相について同期位置検出が行われ、位相変
更制御を必要としない。 また上記セル同期回路に、CRCの演算対象部のビット
誤りを検出・訂正するためのシントロームを出力するた
めの、上記系列選択信号発生回路６の系列選択信号から
上記複数の並列型CRC演算回路３−１〜８の出力信号を
選択・出力するセレクタ回路８を設けた。第６図の回路
にセレクタ回路８を設けたセル同期回路の構成図を第14
図に示す。 また誤ってCRC規則が満たされて上記一致検出回路４
−１〜８からの一致検出信号が複数系列検出された場合
に優先的に選択する優先制御の機能を上記系列選択信号
発生回路６が有することとした。この優先制御機能を持
たせるには、第12図の系列選択信号発生回路のエンコー
ダ62をプライオリティエンコーダにすればよい。この優
先制御機能を持たせることにより、誤ってCRC規則が満
たされて一致検出信号が複数系列検出された場合でも、
競合しないようになる。 さらに上記セル同期回路に、上記一致検出回路４−１
〜８の一致検出信号を上記系列選択信号発生回路６から
の系列選択信号により選択・出力するセレクタ回路10
と、上記セレクタ回路10の出力から同期信号を出力しか
つ誤同期確率を低減する同期保護回路９を設けた。この
セル同期回路の構成図を第15図に、また同期保護回路を
第16図に示す。第16図の同期保護回路は、３回連続して
一致が検出されると同期信号を出力する回路となってい
る。この同期保護回路を設けることにより、誤同期とな
る確率を低減することができる。 また第17図は、第16図のセル同期回路と異なり、上記
一致検出回路４−１〜８の一致検出信号に対してそれぞ
れ誤同期確率を低減するための同期保護回路９−１〜８
を備え、上記同期保護回路９−１〜８の同期検出信号が
上記系列選択信号発生回路６に入力される構成とした。
この構成を採ることにより、第16図の同期保護回路９が
１個だけのセル同期回路に比べて、より誤同期確率を低
減することができる。さらに同期信号を出力するため、
上記同期保護回路９−１〜８からの同期信号を上記系列
選択信号発生回路６からの系列選択信号により選択出力
するセレクタ回路10を備えている構成とした。 また第18図に、第16図のセル同期回路に、CRCの演算
対象部のビット誤りを検出・訂正するためのシンドロー
ムを出力するためのセレクタ回路８を設けた構成のセル
同期回路を示す。また第19図に、第17図のセル同期回路
に、CRCの演算対象部のビット誤りを検出・訂正するた
めのシンドロームを出力するためのセレクタ回路８を設
けた構成のセル同期回路を示す。 他の実施例としてバイト同期が確立している場合のセ
ル同期回路の構成を第20図に示す。第20図は、バイト同
期が確立している８ビットの並列信号に１バイトずつシ
フトした６系列の８ビット並列信号を作成するためのレ
ジスタ12−１〜５と、上記６系列の８ビット並列信号を
それぞれ８ビット並列でCRC演算する並列型CRC演算回路
３−１〜６と、上記並列型CRC演算回路３−１〜６に演
算を行うタイミングを与えるタイミング信号発生回路５
と、上記並列型CRC演算回路３−１〜６の演算結果から
演算対象のパターンがCRC規則を満たしているかを判断
する一致検出回路４−１〜６と、上記一致検出回路４−
１〜６の一致検出信号に対してそれぞれ誤同期確率を低
減するための同期保護回路９−１〜６と、上記同期保護
回路９−１〜６からの同期信号から上記６系列の８ビッ
ト並列信号のうち、セル同期が確立した系列を選択する
信号を出力する系列選択信号発生回路６と、上記系列選
択信号発生回路６の系列選択信号から上記１ビットずつ
シフトした６系列の８ビット並列信号のうち、セル同期
が確立した系列を選択・出力する系列選択回路７′と同
期信号を出力するため上記同期保護回路９−１〜６から
の同期信号を上記系統選択信号発生回路６からの系列選
択信号により選択出力するセレクタ回路10とから構成さ
れている。この構成により回路規模を更に小さくするこ
とができる。 以上説明したように、本発明のセル同期回路を用いる
ことにより、高速信号に適し、位相変更制御を必要とせ
ず、かつハードウエア量の増加を最小限に押さえたセル
同期回路を構成することができる。
ットについて説明する。 ATM電送方式においては、ATMセルは53バイトからな
り、先頭から５バイトがヘッダ部となっている。またAT
Mセルのヘッダの先頭から５バイト目にHEC（Header Err
or Control）機能を実現するための８ビットのビット列
が設けられている。このビット列はヘッダの先頭から４
バイト目までのヘッダ情報部に対して演算されたCRC（C
yclic Redundancy Check）ビットである。セル同期はこ
の５バイトの情報ブロックがCRC規則を満たすことを利
用してセル同期を確立する。 以下実施例の説明に戻る。 第１図は、本発明の一実施例の構成図である。本実施
例におけるセル同期回路は、入力信号に対しｎビット並
列信号を作成するための直並列変換回路１と、上記ｎビ
ット並列信号から１ビットずつシフトしたｍ系列のｎビ
ット並列信号を作成するための遅延回路２と、上記ｍ系
列のｎビット並列信号に対し、各々ｎビット並列でCRC
演算を行う並列型CRC演算回路３−１〜ｍと、上記並列
型CRC演算回路３−１〜ｍに演算を行うタイミングを与
えるタイミング信号発生回路５と、上記並列型CRC演算
回路３−１〜ｍの演算結果から演算対象のパターンがCR
C規則を満たしているかを判断する一致検出回路４−１
〜ｍと、上記一致検出回路４−１〜ｍの出力から上記ｍ
系列のｎビット並列信号のうち、一致が検出されセル同
期が確立した系列を選択する信号を出力する系列選択信
号発生回路６と、上記系列選択信号発生回路６の系列選
択信号から上記１ビットずつシフトしたｍ系列のｎビッ
ト並列信号のうち、セル同期が確立した系列を選択・出
力する系列選択回路７とから構成されている。 また第５図は、第１図をバイト単位で処理できるよう
にしたセル同期回路の構成図で、入力信号に対し８ビッ
ト並列信号を作成するための直並列変換回路１と、上記
８ビット並列信号から１ビットずつシフトしたｍ系列の
８ビット並列信号を作成するための遅延回路２と、上記
ｍ系列の８ビット並列信号に対し、各々８ビット並列で
CRC演算を行う並列型CRC演算回路３−１〜ｍと、上記並
列型CRC演算回路３−１〜ｍに演算を行うタイミングを
与えるタイミング信号発生回路５と、上記並列型CRC演
算回路３−１〜ｍの演算結果から演算対象のパターンが
CRC規則を満たしているかを判断する一致検出回路４−
１〜ｍと、上記一致検出回路４−１〜ｍの出力から上記
ｍ系列の並列信号のうち、一致が検出されセル同期が確
立した系列を選択する信号を出力する系列選択信号発生
回路６と、上記系列選択信号発生回路６の系列選択信号
から上記１ビットずつシフトしたｍ系列の８ビット並列
信号のうち、セル同期が確立した系列を選択・出力する
系列選択回路７とから構成されている。 さらに第６図は、第５図をバイト単位で一致検査でき
るようにしたセル同期回路の構成図で、入力信号に対し
８ビット並列信号を作成するための直並列変換回路１
と、上記８ビット並列信号から１ビットずつシフトした
８系列の８ビット並列信号を作成するための遅延回路２
と、上記８系列の８ビット並列信号に対し、各々８ビッ
ト並列でCRC演算を行う並列型CRC演算回路３−１〜８
と、上記並列型CRC演算回路３−１〜８に演算を行うタ
イミングを与えるタイミング信号発生回路５と、上記並
列型CRC演算回路３−１〜８の演算結果から演算対象の
パターンがCRC規則を満たしているかを判断する一致検
出回路４−１〜８と、上記一致検出回路４−１〜８の出
力から上記８系列の８ビット並列信号のうち、一致が検
出されセル同期が確立した系列を選択する信号を出力す
る系列選択信号発生回路６と、上記系列選択信号発生回
路６の系列選択信号から上記１ビットずつシフトした８
系列の８ビット並列信号のうち、セル同期が確立した系
列を選択・出力する系列選択回路７とから構成されてい
る。 次に第６図で動作を説明する。 本実施例の動作は、まず入力信号をバイト単位に処理
できるように８ビットに並列化する。８ビットに並列化
するには、第７図の直並列変換回路を用いることができ
る。８ビットの並列信号は、第８図に示した遅延回路に
おいて１クロック遅延され、遅延されない上位７ビット
と合流され15ビットの並列信号となる。この15ビットの
並列信号から、先頭の８ビットから１ビットずつシフト
した８ビット並列信号を８系列作成する。その８ビット
並列信号は、それぞれ８ビット並列型CRC演算回路３−
１〜８に入力される。この８ビット並列型CRC演算回路
３−１〜８は、第９図に示した回路を用いることができ
る。第９図は第２図の生成多項式X8＋X2＋Ｘ＋１の場合
のCRC演算回路を８ビットに並列化した回路である。こ
の演算回路は、演算の最初に全てのフリップフロップ31
−１〜８を０にリセットする。ATMセルが演算対象の場
合、演算対象が５バイトであるから、演算に５クロック
必要となる。また回路を０にリセットするのに１クロッ
ク必要となるため、演算を開始してから次の演算を行う
までに６クロック（６バイト分）必要となる。ATMセル
は53バイトからなり、ATMセルのバイト数と互いに素で
あるバイト数おきにCRC演算を行うと、ATMセル全てのビ
ットを先頭としたパターンについて演算することができ
る。従って、６バイトおきに演算することで、全ての位
相について同期位置検出が行える。８ビット並列型CRC
演算回路３−１〜８の演算結果は、一致検出回路４−１
〜８に入力され、一致検出回路４−１〜８でCRC規則を
満たしているかを判断する。この一致検出回路４−１〜
８は、第10図の回路で行うことができる。CRC演算回路
３−１〜８の演算結果は、CRC規則が満たされると０を
出力する。従って、一致検出回路４−１〜８は、CRC演
算回路３−１〜８の演算が０となるときを検出すればよ
い。CRC演算回路３−１〜８は演算途中にも信号を出力
しているので、一致検出回路４−１〜８は検出タイミン
グ信号でCRC演算結果のみを検出している。この検出タ
イミング信号は、第11図に示すタイミング信号発生回路
から出力される。第11図のタイミング信号発生回路は、
一致検出回路４−１〜８において一致が検出されるまで
は、６クロック（６バイト分）おきに検出タイミング信
号を出力し、一致が検出されると53クロック（１セル
分）おきに検出タイミング信号を出力する。この検出タ
イミング信号は、CRC演算回路３−１〜８のフリップフ
ロップ31−１〜８を０にリセットするためにも使用され
る。一致検出回路４−１〜８の出力は、系列選択信号発
生回路６に入力され、系列選択信号発生回路６は、入力
された信号から８系列のどの系列がCRC規則を満たし、
セル同期が確立したかを判断する。この系列選択信号発
生回路６は、第12図の回路で実現できる。系列選択信号
発生回路６の出力は、系列選択回路７に入力され、系列
選択回路７は、セル同期が確立した系列を選択し、その
系列を出力する。系列選択回路７は、第13図の回路で実
現できる。以上説明したように、入力信号を並列化する
ことにより、高速信号に対して適した回路構成となって
いる。またCRC演算を従来技術より少ない並列数で処理
することで、CRC演算回路のハードウエア量を少なくす
ることができ、また並列展開するために必要なレジスタ
数を減少できる。さらに、１ビットずつシフトした複数
の並列信号についてそれぞれ同期位置検出しているの
で、全ての位相について同期位置検出が行われ、位相変
更制御を必要としない。 また上記セル同期回路に、CRCの演算対象部のビット
誤りを検出・訂正するためのシントロームを出力するた
めの、上記系列選択信号発生回路６の系列選択信号から
上記複数の並列型CRC演算回路３−１〜８の出力信号を
選択・出力するセレクタ回路８を設けた。第６図の回路
にセレクタ回路８を設けたセル同期回路の構成図を第14
図に示す。 また誤ってCRC規則が満たされて上記一致検出回路４
−１〜８からの一致検出信号が複数系列検出された場合
に優先的に選択する優先制御の機能を上記系列選択信号
発生回路６が有することとした。この優先制御機能を持
たせるには、第12図の系列選択信号発生回路のエンコー
ダ62をプライオリティエンコーダにすればよい。この優
先制御機能を持たせることにより、誤ってCRC規則が満
たされて一致検出信号が複数系列検出された場合でも、
競合しないようになる。 さらに上記セル同期回路に、上記一致検出回路４−１
〜８の一致検出信号を上記系列選択信号発生回路６から
の系列選択信号により選択・出力するセレクタ回路10
と、上記セレクタ回路10の出力から同期信号を出力しか
つ誤同期確率を低減する同期保護回路９を設けた。この
セル同期回路の構成図を第15図に、また同期保護回路を
第16図に示す。第16図の同期保護回路は、３回連続して
一致が検出されると同期信号を出力する回路となってい
る。この同期保護回路を設けることにより、誤同期とな
る確率を低減することができる。 また第17図は、第16図のセル同期回路と異なり、上記
一致検出回路４−１〜８の一致検出信号に対してそれぞ
れ誤同期確率を低減するための同期保護回路９−１〜８
を備え、上記同期保護回路９−１〜８の同期検出信号が
上記系列選択信号発生回路６に入力される構成とした。
この構成を採ることにより、第16図の同期保護回路９が
１個だけのセル同期回路に比べて、より誤同期確率を低
減することができる。さらに同期信号を出力するため、
上記同期保護回路９−１〜８からの同期信号を上記系列
選択信号発生回路６からの系列選択信号により選択出力
するセレクタ回路10を備えている構成とした。 また第18図に、第16図のセル同期回路に、CRCの演算
対象部のビット誤りを検出・訂正するためのシンドロー
ムを出力するためのセレクタ回路８を設けた構成のセル
同期回路を示す。また第19図に、第17図のセル同期回路
に、CRCの演算対象部のビット誤りを検出・訂正するた
めのシンドロームを出力するためのセレクタ回路８を設
けた構成のセル同期回路を示す。 他の実施例としてバイト同期が確立している場合のセ
ル同期回路の構成を第20図に示す。第20図は、バイト同
期が確立している８ビットの並列信号に１バイトずつシ
フトした６系列の８ビット並列信号を作成するためのレ
ジスタ12−１〜５と、上記６系列の８ビット並列信号を
それぞれ８ビット並列でCRC演算する並列型CRC演算回路
３−１〜６と、上記並列型CRC演算回路３−１〜６に演
算を行うタイミングを与えるタイミング信号発生回路５
と、上記並列型CRC演算回路３−１〜６の演算結果から
演算対象のパターンがCRC規則を満たしているかを判断
する一致検出回路４−１〜６と、上記一致検出回路４−
１〜６の一致検出信号に対してそれぞれ誤同期確率を低
減するための同期保護回路９−１〜６と、上記同期保護
回路９−１〜６からの同期信号から上記６系列の８ビッ
ト並列信号のうち、セル同期が確立した系列を選択する
信号を出力する系列選択信号発生回路６と、上記系列選
択信号発生回路６の系列選択信号から上記１ビットずつ
シフトした６系列の８ビット並列信号のうち、セル同期
が確立した系列を選択・出力する系列選択回路７′と同
期信号を出力するため上記同期保護回路９−１〜６から
の同期信号を上記系統選択信号発生回路６からの系列選
択信号により選択出力するセレクタ回路10とから構成さ
れている。この構成により回路規模を更に小さくするこ
とができる。 以上説明したように、本発明のセル同期回路を用いる
ことにより、高速信号に適し、位相変更制御を必要とせ
ず、かつハードウエア量の増加を最小限に押さえたセル
同期回路を構成することができる。
以上説明したように本発明によれば、セル内のある情
報ブロックがCRC規則を満たすことを利用してセル同期
を確立するセル同期回路において、高速信号に適し、位
相変更制御を必要としないセル同期回路を実現すること
ができるとともに、ハードウエアの増加を最小限に押さ
えることができる。
報ブロックがCRC規則を満たすことを利用してセル同期
を確立するセル同期回路において、高速信号に適し、位
相変更制御を必要としないセル同期回路を実現すること
ができるとともに、ハードウエアの増加を最小限に押さ
えることができる。
第１図は、本発明のセル同期回路の基本構成を示す構成
図、第２図は、生成多項式X8＋X2＋Ｘ＋１の場合のCRC
演算回路の回路図、第３図は、セル同期回路の１番目の
公知例の構成図、第４図は、セル同期回路の２番目の公
知例の構成図、第５図は、第１図のセル同期回路を８ビ
ット並列信号で処理する場合の構成図、第６図は、第５
図のセル同期回路を８系列の並列信号で処理する場合の
構成図、第７図は、直並列変換回路の回路構成図、第８
図は、遅延回路の回路構成図、第９図は、８ビット並列
型CRC演算回路の回路構成図、第10図は、一致検出回路
の回路構成図、第11図は、タイミング信号発生回路の回
路構成図、第12図は、系列選択信号発生回路の回路構成
図、第13図は、系列選択回路の回路構成図、第14図は、
第６図の回路のセル同期回路にシンドロームを出力する
ためのセレクタ回路を設けたセル同期回路の構成図、第
15図は、第６図の回路のセル同期回路に保護回路を１つ
設けたセル同期回路の構成図、第16図は、同期保護回路
の回路構成図、第17図は、第６図の回路のセル同期回路
に保護回路を複数設けたセル同期回路の構成図、第18図
は、第15図のセル同期回路にシンドロームを出力するた
めのセレクタ回路を設けたセル同期回路の構成図、第19
図は、第17図のセル同期回路にシンドロームを出力する
ためのセレクタ回路を設けたセル同期回路の構成図、第
20図は、バイト同期がとれている信号を処理する場合の
セル同期回路の構成図である。 符号の説明 １……直並列変換回路、２……遅延回路、 ３−１〜ｍ……CRC演算回路、 ３′,3′−１〜ｍ……CRC演算回路、 4,4−１〜ｍ……一致検出回路、５……タイミング信号
発生回路、５′……検査位置指定回路、６……系列選択
信号発生回路、７、７′……系列選択回路、 ８……セレクタ回路、９、９−１〜８……同期保護回
路、９′、９′−１〜８……同期保護回路、 10……セレクタ回路、12−１〜５……データラッチ回
路、21−１〜８……Ｄ−フリップフロップ、 31−１〜８……フリップフロップ、32……組み合わせ演
算回路、33−１〜８……排他的論理和、 41……ネガティブANDゲート、42……ANDゲート、51……
クリア入力付きカウンタ、 52……ORゲート、53,54……ANDゲート、 55……２入力１出力データセレクタ、 56,61−１〜８……RS−フリップフロップ、 62……エンコーダ、71−１〜８……８入力１出力データ
セレクタ、91……クリア入力付きシフトレジスタ、92…
…インバータ、93……RS−フリップフロップ、101……
入力信号、102……クロック信号、103……出力信号、10
4……並列化入力信号、105……1/8クロック信号、106…
…シンドローム信号、107……同期信号、 111−１〜15……Ｄ−フリップフロップ、 112……８分周回路、201……シフトマトリックス回路、
202−１〜４……データラッチ回路、 203、203−１〜８……データラッチ回路、 204……位相変更制御回路、205−１〜５……データラッ
チ回路、301−１〜３……排他的論理和回路、302−１〜
８……フリップフロップ。
図、第２図は、生成多項式X8＋X2＋Ｘ＋１の場合のCRC
演算回路の回路図、第３図は、セル同期回路の１番目の
公知例の構成図、第４図は、セル同期回路の２番目の公
知例の構成図、第５図は、第１図のセル同期回路を８ビ
ット並列信号で処理する場合の構成図、第６図は、第５
図のセル同期回路を８系列の並列信号で処理する場合の
構成図、第７図は、直並列変換回路の回路構成図、第８
図は、遅延回路の回路構成図、第９図は、８ビット並列
型CRC演算回路の回路構成図、第10図は、一致検出回路
の回路構成図、第11図は、タイミング信号発生回路の回
路構成図、第12図は、系列選択信号発生回路の回路構成
図、第13図は、系列選択回路の回路構成図、第14図は、
第６図の回路のセル同期回路にシンドロームを出力する
ためのセレクタ回路を設けたセル同期回路の構成図、第
15図は、第６図の回路のセル同期回路に保護回路を１つ
設けたセル同期回路の構成図、第16図は、同期保護回路
の回路構成図、第17図は、第６図の回路のセル同期回路
に保護回路を複数設けたセル同期回路の構成図、第18図
は、第15図のセル同期回路にシンドロームを出力するた
めのセレクタ回路を設けたセル同期回路の構成図、第19
図は、第17図のセル同期回路にシンドロームを出力する
ためのセレクタ回路を設けたセル同期回路の構成図、第
20図は、バイト同期がとれている信号を処理する場合の
セル同期回路の構成図である。 符号の説明 １……直並列変換回路、２……遅延回路、 ３−１〜ｍ……CRC演算回路、 ３′,3′−１〜ｍ……CRC演算回路、 4,4−１〜ｍ……一致検出回路、５……タイミング信号
発生回路、５′……検査位置指定回路、６……系列選択
信号発生回路、７、７′……系列選択回路、 ８……セレクタ回路、９、９−１〜８……同期保護回
路、９′、９′−１〜８……同期保護回路、 10……セレクタ回路、12−１〜５……データラッチ回
路、21−１〜８……Ｄ−フリップフロップ、 31−１〜８……フリップフロップ、32……組み合わせ演
算回路、33−１〜８……排他的論理和、 41……ネガティブANDゲート、42……ANDゲート、51……
クリア入力付きカウンタ、 52……ORゲート、53,54……ANDゲート、 55……２入力１出力データセレクタ、 56,61−１〜８……RS−フリップフロップ、 62……エンコーダ、71−１〜８……８入力１出力データ
セレクタ、91……クリア入力付きシフトレジスタ、92…
…インバータ、93……RS−フリップフロップ、101……
入力信号、102……クロック信号、103……出力信号、10
4……並列化入力信号、105……1/8クロック信号、106…
…シンドローム信号、107……同期信号、 111−１〜15……Ｄ−フリップフロップ、 112……８分周回路、201……シフトマトリックス回路、
202−１〜４……データラッチ回路、 203、203−１〜８……データラッチ回路、 204……位相変更制御回路、205−１〜５……データラッ
チ回路、301−１〜３……排他的論理和回路、302−１〜
８……フリップフロップ。
フロントページの続き (72)発明者 高瀬 晶彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平３−135240（ＪＰ，Ａ) 電子情報通信学会技術研究報告，Ｖｏ ｌ．89 Ｎｏ．294，ＣＳ89−70. (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/08
Claims (3)
- 【請求項１】ATMセルの同期を確立するためのセル同期
回路であって、 受信したATMセルをバイト単位で８ビットの並列信号に
変換する直並列変換回路と、該直並列変換回路の出力を
１バイト遅延させる遅延回路と、該遅延回路の出力８ビ
ットと上記直並列変換回路の出力７ビットからそれぞれ
が異なる８ビットの信号を入力してCRCを演算する８個
のCRC演算回路と、該CRC演算回路の出力から該CRC演算
回路に入力した８ビットの信号が所定のCRC規則を満た
すか検出する一致検出回路と、該一致検出回路の出力に
基づき上記遅延回路の出力８ビットと上記直並列変換回
路の出力７ビットから上記CRC規則を満たした８ビット
の信号を選択出力する選択回路と、上記セル同期回路の
動作タイミングを生成するタイミング信号発生回路とを
備え、 上記ATMセルのバイト入力毎に該ATMセルに含まれるCRC
バイトを検出してセル同期を確立することを特徴とする
セル同期回路。 - 【請求項２】前記CRC演算回路に入力する８ビットの信
号は、前記該遅延回路の出力８ビットと上記直並列変換
回路の出力７ビットの15ビットの信号を１ビットずつシ
フトした８ビットの信号であることを特徴とする特許請
求の範囲第１項に記載のセル同期回路。 - 【請求項３】上記セル同期回路は、上記CRC演算回路の
出力を選択出力する回路も備えたことを特徴とする特許
請求の範囲第１項もしくは第２項に記載のセル同期回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4937590A JP2816223B2 (ja) | 1990-03-02 | 1990-03-02 | セル同期回路 |
| US07/664,115 US5155487A (en) | 1990-03-02 | 1991-03-04 | Cell delineation method and cell delineation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4937590A JP2816223B2 (ja) | 1990-03-02 | 1990-03-02 | セル同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03253136A JPH03253136A (ja) | 1991-11-12 |
| JP2816223B2 true JP2816223B2 (ja) | 1998-10-27 |
Family
ID=12829282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4937590A Expired - Lifetime JP2816223B2 (ja) | 1990-03-02 | 1990-03-02 | セル同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155487A (ja) |
| JP (1) | JP2816223B2 (ja) |
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| GB9213273D0 (en) * | 1992-06-23 | 1992-08-05 | Digital Equipment Int | Efficient atm cell synchronization |
| ES2068105B1 (es) * | 1992-11-30 | 1995-11-01 | Alcatel Standard Electrica | Metodo y dispositivo de deteccion y correccion de errores en cabeceras de celulas atm. |
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| NL9302266A (nl) * | 1993-12-27 | 1995-07-17 | Nederland Ptt | Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting. |
| US5923681A (en) * | 1998-02-24 | 1999-07-13 | Tektronix, Inc. | Parallel synchronous header correction machine for ATM |
| FI105962B (fi) * | 1998-06-30 | 2000-10-31 | Nokia Mobile Phones Ltd | Virheiden ilmaisu multipleksattuja signaaleja vastaanotettaessa |
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| US6775302B1 (en) | 1998-12-14 | 2004-08-10 | Agere Systems Inc. | Communications system with symmetrical interfaces and associated methods |
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| JP4517891B2 (ja) * | 2005-02-28 | 2010-08-04 | 日本電気株式会社 | シリアル／パラレル変換回路及びパラレル／シリアル変換回路 |
| KR100981498B1 (ko) * | 2006-01-18 | 2010-09-10 | 삼성전자주식회사 | 무선 통신 시스템에서 버스트 처리장치 및 방법 |
| JP4796983B2 (ja) * | 2007-03-08 | 2011-10-19 | オンセミコンダクター・トレーディング・リミテッド | シリアル／パラレル変換回路、液晶表示駆動回路 |
| US20090024900A1 (en) * | 2007-07-18 | 2009-01-22 | Cisco Technology, Inc. | Cyclic redundancy checking in lane-based communications |
| JP4798164B2 (ja) * | 2008-04-02 | 2011-10-19 | ソニー株式会社 | 送信装置および方法、受信装置および方法、並びにプログラム |
| KR20130081388A (ko) * | 2012-01-09 | 2013-07-17 | 삼성전자주식회사 | 메모리 장치와 이의 동작 방법 |
| US9106400B2 (en) * | 2012-10-23 | 2015-08-11 | Futurewei Technologies, Inc. | Hybrid timing recovery for burst mode receiver in passive optical networks |
| US9362950B2 (en) * | 2014-05-02 | 2016-06-07 | Infineon Technologies Ag | High performance CRC calculation with small footprint |
| US9891985B1 (en) * | 2014-11-01 | 2018-02-13 | Netronome Systems, Inc. | 256-bit parallel parser and checksum circuit with 1-hot state information bus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730108A (en) * | 1980-07-28 | 1982-02-18 | Sony Corp | Digital signal processing circuit |
| US4447804A (en) * | 1981-06-22 | 1984-05-08 | The United States Of America As Represented By The Secretary Of The Navy | Serial to parallel data conversion interface circuit |
-
1990
- 1990-03-02 JP JP4937590A patent/JP2816223B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-04 US US07/664,115 patent/US5155487A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術研究報告，Ｖｏｌ．８９ Ｎｏ．２９４，ＣＳ８９−７０． |
Also Published As
| Publication number | Publication date |
|---|---|
| US5155487A (en) | 1992-10-13 |
| JPH03253136A (ja) | 1991-11-12 |
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