JP2879981B2 - Ａｔｍセル同期方式 - Google Patents
Ａｔｍセル同期方式Info
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Description
【０００１】
【産業上の利用分野】本発明は広帯域ＩＳＤＮ（Integr
ated Services Digital Network)におけるＡＴＭセル同
期方式に関し、特に並列展開数を増加させたＡＴＭセル
同期方式に関する。
ated Services Digital Network)におけるＡＴＭセル同
期方式に関し、特に並列展開数を増加させたＡＴＭセル
同期方式に関する。
【０００２】広帯域ＩＳＤＮは、音声、画像、データ
等、すべての情報を一元的に取り扱い、ディジタル信号
で伝送するものである。現在ＣＣＩＴＴ（国際電信電話
諮問委員会）において議論されているＡＴＭ(Asynchron
ousTransfer Mode)は、発生した情報を短く区切り、ヘ
ッダを付加したセルを送出するもので、現在主流のＳＴ
Ｍ(Synchronous Transfer Mode) に代わり、将来の伝送
方式として注目されている。ＡＴＭでは、情報が発生し
たときのみにセル（パケット）を送出することで、回線
の使用効率が上がり、また、低速から高速まで全ての速
度を一元的に扱うことができる。ＣＣＩＴＴの規格によ
るＡＴＭのセルは、固定長のセル（パケット）であり、
４８オクテットの情報部と、５オクテットのヘッダから
なる５３オクテットの長さを持つ。
等、すべての情報を一元的に取り扱い、ディジタル信号
で伝送するものである。現在ＣＣＩＴＴ（国際電信電話
諮問委員会）において議論されているＡＴＭ(Asynchron
ousTransfer Mode)は、発生した情報を短く区切り、ヘ
ッダを付加したセルを送出するもので、現在主流のＳＴ
Ｍ(Synchronous Transfer Mode) に代わり、将来の伝送
方式として注目されている。ＡＴＭでは、情報が発生し
たときのみにセル（パケット）を送出することで、回線
の使用効率が上がり、また、低速から高速まで全ての速
度を一元的に扱うことができる。ＣＣＩＴＴの規格によ
るＡＴＭのセルは、固定長のセル（パケット）であり、
４８オクテットの情報部と、５オクテットのヘッダから
なる５３オクテットの長さを持つ。
【０００３】
【従来の技術】このＡＴＭのセルを処理する際に非常に
重要なことはセル同期である。セル同期はセルの先頭を
探すことである。交換機の内部では、通常光ファイバな
どのシリアル転送路から送られてきたデータをｎパラレ
ルに展開して、１／ｎに速度を落としてから処理を行
う。パラレル展開は、４、８、１６などの２のｍ乗（ｍ
は正の整数）の幅に展開するのが便利である。ところ
が、現在のＣＣＩＴＴの規格のＡＴＭのセル長は、５３
オクテット（４２４ビット）であり、この長さでは、 ４２４＝２×２×２×５３ であるから、２のｍ乗の幅で最大にとれるパラレル展開
数は８である。
重要なことはセル同期である。セル同期はセルの先頭を
探すことである。交換機の内部では、通常光ファイバな
どのシリアル転送路から送られてきたデータをｎパラレ
ルに展開して、１／ｎに速度を落としてから処理を行
う。パラレル展開は、４、８、１６などの２のｍ乗（ｍ
は正の整数）の幅に展開するのが便利である。ところ
が、現在のＣＣＩＴＴの規格のＡＴＭのセル長は、５３
オクテット（４２４ビット）であり、この長さでは、 ４２４＝２×２×２×５３ であるから、２のｍ乗の幅で最大にとれるパラレル展開
数は８である。
【０００４】現在のデバイス技術では、数百Ｍｂｐｓ
（Mega bit per second ）程度までの処理しか行えない
ため、数Ｇｂｐｓ（Giga bit per second ）や数Ｇｂｐ
ｓという超高速のＡＴＭ転送を行う際には、もっと大き
な並列展開数とする必要がある。
（Mega bit per second ）程度までの処理しか行えない
ため、数Ｇｂｐｓ（Giga bit per second ）や数Ｇｂｐ
ｓという超高速のＡＴＭ転送を行う際には、もっと大き
な並列展開数とする必要がある。
【０００５】
【発明が解決しようとする課題】しかし、５３オクテッ
トのセル長では、８以上のパラレル展開数は、５３とな
り、この程度の展開数では、クロックの周波数はｆ／５
３となり、ディジタル回路でこのような周波数のクロッ
クを元の周波数から求めることは困難である。また、５
３ビットのデータバスではバス幅が大きくなり過ぎて、
かえってハードウェア量が増加する。これを解決するた
めには、装置内部で伝送路の５３オクテットに例えば１
オクテットを加えて５４オクテット（４３２ビット）で
処理を行う方法が考えられる。４３２ビットは、 ４３２＝２×２×２×２×３×３×３ であるから、２のｍ乗の幅で最大にとれるパラレル展開
数は１６である。また、それ以上の展開数も２と３の組
み合わせで、比較的自由に選べるので、超高速の伝送路
のデータを処理するには非常に有利である。
トのセル長では、８以上のパラレル展開数は、５３とな
り、この程度の展開数では、クロックの周波数はｆ／５
３となり、ディジタル回路でこのような周波数のクロッ
クを元の周波数から求めることは困難である。また、５
３ビットのデータバスではバス幅が大きくなり過ぎて、
かえってハードウェア量が増加する。これを解決するた
めには、装置内部で伝送路の５３オクテットに例えば１
オクテットを加えて５４オクテット（４３２ビット）で
処理を行う方法が考えられる。４３２ビットは、 ４３２＝２×２×２×２×３×３×３ であるから、２のｍ乗の幅で最大にとれるパラレル展開
数は１６である。また、それ以上の展開数も２と３の組
み合わせで、比較的自由に選べるので、超高速の伝送路
のデータを処理するには非常に有利である。
【０００６】一方、処理すべきデータに例えば１オクテ
ットのデータを追加することで、セル同期が問題にな
る。セル同期とは、送られてきたデータ列からセルの先
頭を検出することである。一般にセル同期は、送信側で
固定形式あるいは、決められた規則で変化するパター
ン、すなわち、セル同期パターンをセルの一部に挿入し
て、データを送信し、受信側でこのセル同期パターンを
検出している。しかし、追加したデータ（以下ダミーデ
ータという）が、セル同期パターンの途中に挿入される
と、セル同期パターンを検出することができなくなる。
また、同期がとれ、パラレル展開した後にこのダミーデ
ータをセルから取り除く必要がある。
ットのデータを追加することで、セル同期が問題にな
る。セル同期とは、送られてきたデータ列からセルの先
頭を検出することである。一般にセル同期は、送信側で
固定形式あるいは、決められた規則で変化するパター
ン、すなわち、セル同期パターンをセルの一部に挿入し
て、データを送信し、受信側でこのセル同期パターンを
検出している。しかし、追加したデータ（以下ダミーデ
ータという）が、セル同期パターンの途中に挿入される
と、セル同期パターンを検出することができなくなる。
また、同期がとれ、パラレル展開した後にこのダミーデ
ータをセルから取り除く必要がある。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、ダミーデータを追加して、並列展開数を増加
させたＡＴＭセル同期方式を提供することを目的とす
る。本発明の他の目的はセル同期パターン中にダミーデ
ータが挿入されても同期をとることのできるＡＴＭセル
同期方式を提供することである。
のであり、ダミーデータを追加して、並列展開数を増加
させたＡＴＭセル同期方式を提供することを目的とす
る。本発明の他の目的はセル同期パターン中にダミーデ
ータが挿入されても同期をとることのできるＡＴＭセル
同期方式を提供することである。
【０００８】
【課題を解決するための手段】図１は本発明の原理を示
すブロック図である。小さなｑパラレルに変換されたデ
ータＤＴは、ダミーデータ挿入回路４によって、ダミー
データが挿入されて、中間データＤＴＩとなる。パター
ン検出回路５はダミーデータ挿入回路４に接続され、セ
ル同期パターンを検出して検出パルスＳＰＰと、セル同
期パターンのビット位置とダミーデータの挿入ビット位
置検出信号（Ｘ，Ｙ）を出力する。データ整列回路６
は、中間データＤＴＩを検出パルスＳＰＰとビット位置
検出信号（Ｘ，Ｙ）によってセル同期をとり、さらに、
挿入パルスＤＩＰとビット位置検出信号（Ｘ，Ｙ）によ
って、ダミーデータのビット位置を認識して、ダミーデ
ータを取り除き、中間データＤＴＩを所定の並列展開数
ｍの整列データＤＴＯに整列するように構成している。
すブロック図である。小さなｑパラレルに変換されたデ
ータＤＴは、ダミーデータ挿入回路４によって、ダミー
データが挿入されて、中間データＤＴＩとなる。パター
ン検出回路５はダミーデータ挿入回路４に接続され、セ
ル同期パターンを検出して検出パルスＳＰＰと、セル同
期パターンのビット位置とダミーデータの挿入ビット位
置検出信号（Ｘ，Ｙ）を出力する。データ整列回路６
は、中間データＤＴＩを検出パルスＳＰＰとビット位置
検出信号（Ｘ，Ｙ）によってセル同期をとり、さらに、
挿入パルスＤＩＰとビット位置検出信号（Ｘ，Ｙ）によ
って、ダミーデータのビット位置を認識して、ダミーデ
ータを取り除き、中間データＤＴＩを所定の並列展開数
ｍの整列データＤＴＯに整列するように構成している。
【０００９】また、パターン検出回路５は中間データＤ
ＴＩの全てのビット位置にセル同期パターンがきても検
出できるように、ｍ個の検出器を有する。さらに、セル
同期パターン中のどのビット位置にダミーデータが挿入
されてもよいように、セル同期パターンのビット数に対
応するｐ個の検出器を設ける。すなわち、ｍ×ｐ個の検
出器から構成される。
ＴＩの全てのビット位置にセル同期パターンがきても検
出できるように、ｍ個の検出器を有する。さらに、セル
同期パターン中のどのビット位置にダミーデータが挿入
されてもよいように、セル同期パターンのビット数に対
応するｐ個の検出器を設ける。すなわち、ｍ×ｐ個の検
出器から構成される。
【００１０】
【作用】ダミーデータ挿入回路４では、ダミーデータを
挿入して、並列展開数を増加させる。これによって、処
理速度を低減して、パターン検出回路５ではセル同期パ
ターンの検出等の処理を低速で行うことができる。さら
に、データ並列回路６ではｍビットの並列展開数のデー
タＤＴＯとして出力するので、データＤＴＯの処理速度
を遅くできる。
挿入して、並列展開数を増加させる。これによって、処
理速度を低減して、パターン検出回路５ではセル同期パ
ターンの検出等の処理を低速で行うことができる。さら
に、データ並列回路６ではｍビットの並列展開数のデー
タＤＴＯとして出力するので、データＤＴＯの処理速度
を遅くできる。
【００１１】ダミーデータ挿入回路４の段階では、セル
同期はとれていないので、挿入されるダミーデータはど
の位置に挿入されるかは分からず任意の位置に挿入され
る。このため、パターン検出回路５では、セル同期パタ
ーンを検出して、検出パルスＳＰＰを出力する。データ
整列回路６は検出パルスＳＰＰとセル同期パターンのビ
ット位置とダミーデータの挿入ビットのビット位置検出
信号（Ｘ，Ｙ）によってセル同期をとる。また、データ
整列回路６はダミーデータ挿入回路４からのダミーデー
タの挿入パルスＤＩＰと、パターン検出回路５からのセ
ル同期パターンを検出した検出器番号（Ｘ，Ｙ）によっ
て、ダミーデータの挿入されたタイミングとビット位置
を認識し、ダミーデータを取り除く。
同期はとれていないので、挿入されるダミーデータはど
の位置に挿入されるかは分からず任意の位置に挿入され
る。このため、パターン検出回路５では、セル同期パタ
ーンを検出して、検出パルスＳＰＰを出力する。データ
整列回路６は検出パルスＳＰＰとセル同期パターンのビ
ット位置とダミーデータの挿入ビットのビット位置検出
信号（Ｘ，Ｙ）によってセル同期をとる。また、データ
整列回路６はダミーデータ挿入回路４からのダミーデー
タの挿入パルスＤＩＰと、パターン検出回路５からのセ
ル同期パターンを検出した検出器番号（Ｘ，Ｙ）によっ
て、ダミーデータの挿入されたタイミングとビット位置
を認識し、ダミーデータを取り除く。
【００１２】また、パターン検出回路５は中間データＤ
ＩＰのどの位置にセル同期パターンがきても検出できる
ように、ｍ個の検出器を設けている。さらに、セル同期
パターンのどのビット位置にダミーデータが挿入されて
も検出できるように、各セル同期パターンの検出器はセ
ル同期パターンのビット数（ｐ）に対応して、ｍ×ｐ個
の検出器を有する。これによって、確実にセル同期パタ
ーンを検出できる。
ＩＰのどの位置にセル同期パターンがきても検出できる
ように、ｍ個の検出器を設けている。さらに、セル同期
パターンのどのビット位置にダミーデータが挿入されて
も検出できるように、各セル同期パターンの検出器はセ
ル同期パターンのビット数（ｐ）に対応して、ｍ×ｐ個
の検出器を有する。これによって、確実にセル同期パタ
ーンを検出できる。
【００１３】これによって、データ整列回路６はセル同
期をとり、ダミーデータを取り除き、所要のパラレル展
開数ｍを有する整列データＤＴＯを得ることができる。
期をとり、ダミーデータを取り除き、所要のパラレル展
開数ｍを有する整列データＤＴＯを得ることができる。
【００１４】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図２は本発明の一実施例のブロック図である。
光伝送路１からシリアルな光信号としてデータが送られ
てくる。光伝送路１には光ファイバーが使用され、デー
タ伝送速度は数Ｇｂｐｓ（Giga bit per second ）〜数
１０Ｇｂｐｓである。光電気変換回路２では、光信号を
電気信号に変換して、データ信号ＤＴとして出力する。
また、電気信号からクロック信号ＣＬを生成する。ここ
では、クロックの周波数をｆとする。光電気変換回路２
はこのクロック信号ＣＬ、データ信号ＤＴを直並列変換
回路３に送る。直並列変換回路３はデータ信号ＤＴをｑ
バイトの並列信号に変換して、ダミーデータ挿入回路４
に送る。従って、ダミーデータ挿入回路４の処理周波数
はｆ／ｑとなる。理論的にはダミーデータの挿入後に直
並列変換を行ってもよいが、ダミーデータの挿入処理の
速度を低くできるように、処理周波数をｆ／ｑに低減し
ている。ここではｑは８とする。
明する。図２は本発明の一実施例のブロック図である。
光伝送路１からシリアルな光信号としてデータが送られ
てくる。光伝送路１には光ファイバーが使用され、デー
タ伝送速度は数Ｇｂｐｓ（Giga bit per second ）〜数
１０Ｇｂｐｓである。光電気変換回路２では、光信号を
電気信号に変換して、データ信号ＤＴとして出力する。
また、電気信号からクロック信号ＣＬを生成する。ここ
では、クロックの周波数をｆとする。光電気変換回路２
はこのクロック信号ＣＬ、データ信号ＤＴを直並列変換
回路３に送る。直並列変換回路３はデータ信号ＤＴをｑ
バイトの並列信号に変換して、ダミーデータ挿入回路４
に送る。従って、ダミーデータ挿入回路４の処理周波数
はｆ／ｑとなる。理論的にはダミーデータの挿入後に直
並列変換を行ってもよいが、ダミーデータの挿入処理の
速度を低くできるように、処理周波数をｆ／ｑに低減し
ている。ここではｑは８とする。
【００１５】ダミーデータ挿入回路４は８ビットの並列
データに変換されたデータにダミーデータを挿入する。
ダミーデータの挿入によって、データはパラレル展開数
を増加させることができる。ここでは、セルを５３オク
テットとして、１オクテットのダミーデータを挿入する
ことにより、データを５４オクテットとし、パラレル展
開数ｍを１６までとるようにする。ダミーデータ挿入回
路４は、データにダミーデータを追加して、中間データ
ＤＴＩをデータバス７に出力する。データバス７は（２
ｍ−１＋８）ビット、すなわち３９ビットである。ここ
で（２ｍ−１）はデータであり、８はダミーデータが挿
入されるためである。また、ダミーデータを挿入したタ
イミングを示す、挿入パルスＤＩＰをデータ整列回路６
に送る。なお、データ信号ＤＴはセル同期はとれていな
いので、ダミーデータはどの位置に挿入されるか決まっ
ていない。すなわち、セル同期パターンの途中に挿入さ
れる場合もある。
データに変換されたデータにダミーデータを挿入する。
ダミーデータの挿入によって、データはパラレル展開数
を増加させることができる。ここでは、セルを５３オク
テットとして、１オクテットのダミーデータを挿入する
ことにより、データを５４オクテットとし、パラレル展
開数ｍを１６までとるようにする。ダミーデータ挿入回
路４は、データにダミーデータを追加して、中間データ
ＤＴＩをデータバス７に出力する。データバス７は（２
ｍ−１＋８）ビット、すなわち３９ビットである。ここ
で（２ｍ−１）はデータであり、８はダミーデータが挿
入されるためである。また、ダミーデータを挿入したタ
イミングを示す、挿入パルスＤＩＰをデータ整列回路６
に送る。なお、データ信号ＤＴはセル同期はとれていな
いので、ダミーデータはどの位置に挿入されるか決まっ
ていない。すなわち、セル同期パターンの途中に挿入さ
れる場合もある。
【００１６】一方、ダミーデータ挿入回路４に接続され
たデータバス７のうちの（２ｍ−１）ビット、すなわ
ち、３１ビットのデータバス７ａにパターン検出回路５
が接続される。パターン検出回路５は、パラレル展開数
を増加させるために挿入されたダミーデータがセル同期
パターンの途中に挿入されても、セル同期パターンを検
出できるように構成されている。パターン検出回路５の
詳細については後述する。また、パターン検出回路５は
セル同期パターンを検出したときに、検出タイミングを
示す検出パルスＳＰＰを出力する。また、データを必要
なパラレル展開数ｍに整列するときに、どの検出器がセ
ル同期パターンを検出したかを示すビット位置検出信号
（Ｘ，Ｙ）をデータ整列回路６に出力する。
たデータバス７のうちの（２ｍ−１）ビット、すなわ
ち、３１ビットのデータバス７ａにパターン検出回路５
が接続される。パターン検出回路５は、パラレル展開数
を増加させるために挿入されたダミーデータがセル同期
パターンの途中に挿入されても、セル同期パターンを検
出できるように構成されている。パターン検出回路５の
詳細については後述する。また、パターン検出回路５は
セル同期パターンを検出したときに、検出タイミングを
示す検出パルスＳＰＰを出力する。また、データを必要
なパラレル展開数ｍに整列するときに、どの検出器がセ
ル同期パターンを検出したかを示すビット位置検出信号
（Ｘ，Ｙ）をデータ整列回路６に出力する。
【００１７】データ整列回路６は３９ビットの中間デー
タＤＴＩをｍビットの整列データＤＴＯに整列してデー
タバス８に出力する。このとき、検出パルスＳＰＰによ
ってセル同期パターンのタイミングを認識し、検出器番
号（Ｘ，Ｙ）によってセル同期パターンがデータバス７
のどのビット位置にあるかを認識する。これによって、
出力データＤＴＯの同期をとる。すなわち、セルの先頭
をデータバス８のＭＳＢ(Most Significant Bit)に合わ
せる。また、挿入パルスＤＩＰ及び検出器番号（Ｘ，
Ｙ）によって、ダミーデータの挿入タイミングとビット
位置を認識し、ダミーデータを取り除く。これによっ
て、パラレル展開数ｍビット、すなわち１６ビットの整
列データＤＴＯを得ることができる。この結果、出力デ
ータＤＴＯの処理の周波数はｆ／１６となり、ダミーデ
ータを挿入しない場合に比べて処理速度を低減すること
ができる。
タＤＴＩをｍビットの整列データＤＴＯに整列してデー
タバス８に出力する。このとき、検出パルスＳＰＰによ
ってセル同期パターンのタイミングを認識し、検出器番
号（Ｘ，Ｙ）によってセル同期パターンがデータバス７
のどのビット位置にあるかを認識する。これによって、
出力データＤＴＯの同期をとる。すなわち、セルの先頭
をデータバス８のＭＳＢ(Most Significant Bit)に合わ
せる。また、挿入パルスＤＩＰ及び検出器番号（Ｘ，
Ｙ）によって、ダミーデータの挿入タイミングとビット
位置を認識し、ダミーデータを取り除く。これによっ
て、パラレル展開数ｍビット、すなわち１６ビットの整
列データＤＴＯを得ることができる。この結果、出力デ
ータＤＴＯの処理の周波数はｆ／１６となり、ダミーデ
ータを挿入しない場合に比べて処理速度を低減すること
ができる。
【００１８】次に、パターン検出回路５の構成について
述べる。図３はパターン検出回路５の概略構成図であ
る。パターン検出回路５はデータバス７ａに接続される
（ｍ×８）個の検出器Ｄ（１，１）〜Ｄ（ｍ，８）と、
セル同期パターンを出力するパターン回路１２から構成
される。ここで、ｍは先に述べたようにデータ整列回路
６の出力ビット数である。図３ではセル同期パターンは
説明を簡単にするために固定パターンとする。パターン
回路１２にはセル同期パターンＰが予め設定されてお
り、このセル同期パターンＰを各検出器に送る。検出器
はバス７ａ（３１ビット）のどの位置にセル同期パター
ンが現れても検出できるように、ｍ（１６）個が設けら
れる。バス７ａは低速処理のため３１（２ｍ−１）のビ
ットに展開されているが、パターンが繰り返されるため
に１６個の検出器、すなわち１６ビットのシフトでパタ
ーンが検出できるからである。その詳細は後述の図６に
関する説明の所で述べる。さらに、各ｍ個のパターンに
対して、８ビットのダミーデータがセル同期パターンの
途中に挿入されても、セル同期パターンが検出できるよ
うに、各ｍ個のパターンに対して８個の検出器を設け
る。これは、セル同期パターンが８ビットであるからで
ある。各検出器の検出ビットの詳細については後述す
る。すなわち、合計ｍ×８個の検出器Ｄ（１，１）〜Ｄ
（ｍ，８）を設ける。ここでは、ｍ＝１６であるので、
１２８個の検出器Ｄ（１，１）〜Ｄ（１６，８）が必要
になる。そこで、セル同期パターンがデータバス７ａの
Ｘビット目にあり、ダミーデータがセル同期パターンの
Ｙビット目に挿入されたときにセル同期パターンを検出
する検出器をＤ（Ｘ，Ｙ）とする。ただし、Ｘ＝１〜１
６、Ｙ＝１〜８である。例えば、検出器Ｄ（１，１）は
データバス７ａの１ビット目から８ビット目に接続さ
れ、ダミーデータがセル同期パターンの途中に挿入され
ていないときにセル同期パターンを検出する。また、検
出器Ｄ（１，２）はバス７ａの１ビットと、１０ビット
〜１６ビットに接続され、セル同期パターンがバス７ａ
の１ビット目から現れ、ダミーデータがセル同期パター
ンの２ビット目に挿入されたときのセル同期パターンを
検出する。そして、セル同期パターンを検出した検出器
はその検出器番号（Ｘ，Ｙ）、すなわちビット位置検出
信号を出力する。このビット位置検出信号（Ｘ，Ｙ）に
よって、セル同期パターンとダミーデータのビット位置
が分かる。また、セル同期パターンの検出タイミングを
示す検出パルスＳＰＰを出力する。
述べる。図３はパターン検出回路５の概略構成図であ
る。パターン検出回路５はデータバス７ａに接続される
（ｍ×８）個の検出器Ｄ（１，１）〜Ｄ（ｍ，８）と、
セル同期パターンを出力するパターン回路１２から構成
される。ここで、ｍは先に述べたようにデータ整列回路
６の出力ビット数である。図３ではセル同期パターンは
説明を簡単にするために固定パターンとする。パターン
回路１２にはセル同期パターンＰが予め設定されてお
り、このセル同期パターンＰを各検出器に送る。検出器
はバス７ａ（３１ビット）のどの位置にセル同期パター
ンが現れても検出できるように、ｍ（１６）個が設けら
れる。バス７ａは低速処理のため３１（２ｍ−１）のビ
ットに展開されているが、パターンが繰り返されるため
に１６個の検出器、すなわち１６ビットのシフトでパタ
ーンが検出できるからである。その詳細は後述の図６に
関する説明の所で述べる。さらに、各ｍ個のパターンに
対して、８ビットのダミーデータがセル同期パターンの
途中に挿入されても、セル同期パターンが検出できるよ
うに、各ｍ個のパターンに対して８個の検出器を設け
る。これは、セル同期パターンが８ビットであるからで
ある。各検出器の検出ビットの詳細については後述す
る。すなわち、合計ｍ×８個の検出器Ｄ（１，１）〜Ｄ
（ｍ，８）を設ける。ここでは、ｍ＝１６であるので、
１２８個の検出器Ｄ（１，１）〜Ｄ（１６，８）が必要
になる。そこで、セル同期パターンがデータバス７ａの
Ｘビット目にあり、ダミーデータがセル同期パターンの
Ｙビット目に挿入されたときにセル同期パターンを検出
する検出器をＤ（Ｘ，Ｙ）とする。ただし、Ｘ＝１〜１
６、Ｙ＝１〜８である。例えば、検出器Ｄ（１，１）は
データバス７ａの１ビット目から８ビット目に接続さ
れ、ダミーデータがセル同期パターンの途中に挿入され
ていないときにセル同期パターンを検出する。また、検
出器Ｄ（１，２）はバス７ａの１ビットと、１０ビット
〜１６ビットに接続され、セル同期パターンがバス７ａ
の１ビット目から現れ、ダミーデータがセル同期パター
ンの２ビット目に挿入されたときのセル同期パターンを
検出する。そして、セル同期パターンを検出した検出器
はその検出器番号（Ｘ，Ｙ）、すなわちビット位置検出
信号を出力する。このビット位置検出信号（Ｘ，Ｙ）に
よって、セル同期パターンとダミーデータのビット位置
が分かる。また、セル同期パターンの検出タイミングを
示す検出パルスＳＰＰを出力する。
【００１９】図４は個々の検出器が検出する検出ビット
を示す図である。Ｄ（Ｘ，Ｙ）は図２と同じように検出
器の検出器番号を示す。またデータバス７ａは先に説明
したように３１ビットである。各検出器の横線は検出器
が検出するデータバス７ａ上の検出ビットであり、同時
に各検出器がデータバス７ａに接続されるビットでもあ
る。例えば、検出器Ｄ（１，１）はデータバス７ａの１
ビット目から８ビット目に接続され、セル同期パターン
がデータバス７の第１ビット目から８ビット目までに現
れ、ダミーデータがセル同期パターンの途中に挿入され
ていないときにセル同期パターンを検出する。また、検
出器Ｄ（１，２）はデータバス７ａの１ビットと、１０
ビット〜１６ビットに接続され、セル同期パターンがバ
ス７ａの１ビット目から現れ、ダミーデータがセル同期
パターンの２ビット目に挿入されたときのセル同期パタ
ーンを検出する。検出器がセル同期パターンを検出して
も、たまたまデータが一致したかもしれないため、１セ
ルの整数倍の時間待って、再びセル同期パターンが存在
するか確認する。ここで、再びセル同期パターンが検出
されたら、正しいセル同期がとれたものと判断して同期
確立信号を出力する。これを同期保護と称する。
を示す図である。Ｄ（Ｘ，Ｙ）は図２と同じように検出
器の検出器番号を示す。またデータバス７ａは先に説明
したように３１ビットである。各検出器の横線は検出器
が検出するデータバス７ａ上の検出ビットであり、同時
に各検出器がデータバス７ａに接続されるビットでもあ
る。例えば、検出器Ｄ（１，１）はデータバス７ａの１
ビット目から８ビット目に接続され、セル同期パターン
がデータバス７の第１ビット目から８ビット目までに現
れ、ダミーデータがセル同期パターンの途中に挿入され
ていないときにセル同期パターンを検出する。また、検
出器Ｄ（１，２）はデータバス７ａの１ビットと、１０
ビット〜１６ビットに接続され、セル同期パターンがバ
ス７ａの１ビット目から現れ、ダミーデータがセル同期
パターンの２ビット目に挿入されたときのセル同期パタ
ーンを検出する。検出器がセル同期パターンを検出して
も、たまたまデータが一致したかもしれないため、１セ
ルの整数倍の時間待って、再びセル同期パターンが存在
するか確認する。ここで、再びセル同期パターンが検出
されたら、正しいセル同期がとれたものと判断して同期
確立信号を出力する。これを同期保護と称する。
【００２０】上記の説明では、セル同期パターンは固定
パターンとしたが、その他の規則的に変化するパターン
を使用することもできる。図５はＣＣＩＴＴで規定され
ているセルの構成を示す図である。セルは５オクテット
のヘッダ２１と４８オクテットの情報２３から構成され
ている。ヘッダ２１の第５オクテットに１オクテットか
ら４オクテットまでの誤り検出用のＣＲＣ(Cyclic Redu
ndacy Check)データ２２がある。このＣＲＣデータ２２
をセル同期パターンとして使用することもできる。すな
わち、それぞれの検出器においてＣＲＣ演算を行なうこ
とにより、ＣＲＣデータをセル同期パターンとして使用
することもできる。
パターンとしたが、その他の規則的に変化するパターン
を使用することもできる。図５はＣＣＩＴＴで規定され
ているセルの構成を示す図である。セルは５オクテット
のヘッダ２１と４８オクテットの情報２３から構成され
ている。ヘッダ２１の第５オクテットに１オクテットか
ら４オクテットまでの誤り検出用のＣＲＣ(Cyclic Redu
ndacy Check)データ２２がある。このＣＲＣデータ２２
をセル同期パターンとして使用することもできる。すな
わち、それぞれの検出器においてＣＲＣ演算を行なうこ
とにより、ＣＲＣデータをセル同期パターンとして使用
することもできる。
【００２１】次に、データ整列回路６の動作の詳細につ
いて説明する。データ整列回路６はバレルシフタ回路等
の専用ハードウェア回路として構成され、２つの機能を
有する。第１の機能はセル同期パターンを検出して、セ
ルの先頭をデータバス８のＭＳＢ(Most Significant bi
t)またはＬＳＢ(Least Significant Bit) に合わせる機
能である。ここでは、セルの先頭をＭＳＢに合わせる。
第２の機能は挿入されたダミーデータ（８ビット）を除
去する機能である。セル同期が確立したとき、すなわち
パターン検出回路５がセル同期パターンを検出すると、
検出したクロックタイミングを示す検出パルスＳＰＰを
出力する。この検出パルスＳＰＰによって、データ整列
回路６はセルの先頭のタイミングを認識できる。さらに
ビット位置検出信号（Ｘ，Ｙ）によって、データバス７
のどのビットにセル同期パターンがあるかを認識でき
る。これらによって、セルの先頭をデータバス８のＭＳ
Ｂに合わせることができる。すなわち第１の機能が実現
される。また、ダミーデータ挿入回路４によって、ダミ
ーデータを挿入したときの挿入パルスＤＩＰと、パター
ン検出回路５内のセル同期パターンを検出した検出器の
ビット位置検出信号（Ｘ，Ｙ）によって、ダミーデータ
の挿入されたタイミングとビット位置を認識でき、ダミ
ーデータを取り除くことができる。
いて説明する。データ整列回路６はバレルシフタ回路等
の専用ハードウェア回路として構成され、２つの機能を
有する。第１の機能はセル同期パターンを検出して、セ
ルの先頭をデータバス８のＭＳＢ(Most Significant bi
t)またはＬＳＢ(Least Significant Bit) に合わせる機
能である。ここでは、セルの先頭をＭＳＢに合わせる。
第２の機能は挿入されたダミーデータ（８ビット）を除
去する機能である。セル同期が確立したとき、すなわち
パターン検出回路５がセル同期パターンを検出すると、
検出したクロックタイミングを示す検出パルスＳＰＰを
出力する。この検出パルスＳＰＰによって、データ整列
回路６はセルの先頭のタイミングを認識できる。さらに
ビット位置検出信号（Ｘ，Ｙ）によって、データバス７
のどのビットにセル同期パターンがあるかを認識でき
る。これらによって、セルの先頭をデータバス８のＭＳ
Ｂに合わせることができる。すなわち第１の機能が実現
される。また、ダミーデータ挿入回路４によって、ダミ
ーデータを挿入したときの挿入パルスＤＩＰと、パター
ン検出回路５内のセル同期パターンを検出した検出器の
ビット位置検出信号（Ｘ，Ｙ）によって、ダミーデータ
の挿入されたタイミングとビット位置を認識でき、ダミ
ーデータを取り除くことができる。
【００２２】データ整列回路６は図１に示すように、３
９（２ｍ−１＋８＝３９）ビットのデータバス７からの
中間データＤＴＩを１６ビットの出力に整列して整列デ
ータＤＴＯとしてデータバス８に出力する。データ整列
回路６はｆ／ｍ（ｂｐｓ）で動作する。パターン検出回
路５の検出器Ｄ（１，Ｙ）がセル同期パターン、すなわ
ちセルの先頭を検出したときは、入力データの１ビット
目からｍビット目を選択する。また、検出器Ｄ（２，
Ｙ）がセル先頭を検出したら、データバス７の２ビット
目から（ｍ＋１）ビット目を選択する。このようにし
て、セル同期をとる。すなわち、データの先頭をデータ
バス８の先頭に合わせる。ただし、これはダミーデータ
がない場合である。
９（２ｍ−１＋８＝３９）ビットのデータバス７からの
中間データＤＴＩを１６ビットの出力に整列して整列デ
ータＤＴＯとしてデータバス８に出力する。データ整列
回路６はｆ／ｍ（ｂｐｓ）で動作する。パターン検出回
路５の検出器Ｄ（１，Ｙ）がセル同期パターン、すなわ
ちセルの先頭を検出したときは、入力データの１ビット
目からｍビット目を選択する。また、検出器Ｄ（２，
Ｙ）がセル先頭を検出したら、データバス７の２ビット
目から（ｍ＋１）ビット目を選択する。このようにし
て、セル同期をとる。すなわち、データの先頭をデータ
バス８の先頭に合わせる。ただし、これはダミーデータ
がない場合である。
【００２３】ダミーデータが挿入されたタイミングはダ
ミーデータ挿入回路４からの挿入パルスＤＩＰによって
データ整列回路６に知らされる。従って、ダミーデータ
が挿入されたタイミングでは、（Ｘ〜Ｘ＋Ｙ−２）ビッ
トと、（Ｘ＋Ｙ−２＋８〜Ｘ＋Ｙ−２＋８＋ｍ−１）ビ
ットを選択する。ただし、Ｙ＝１のときはＹ＝９と置き
換える。さらに、ダミーデータが挿入された以降のタイ
ミングでは、（Ｘ＋８〜Ｘ＋８＋ｍ−１）ビットを選択
して、データバス８に出力する。勿論、Ｘ及びＹはパタ
ーン検出回路５からのビット位置検出信号（Ｘ，Ｙ）に
よって得られる。
ミーデータ挿入回路４からの挿入パルスＤＩＰによって
データ整列回路６に知らされる。従って、ダミーデータ
が挿入されたタイミングでは、（Ｘ〜Ｘ＋Ｙ−２）ビッ
トと、（Ｘ＋Ｙ−２＋８〜Ｘ＋Ｙ−２＋８＋ｍ−１）ビ
ットを選択する。ただし、Ｙ＝１のときはＹ＝９と置き
換える。さらに、ダミーデータが挿入された以降のタイ
ミングでは、（Ｘ＋８〜Ｘ＋８＋ｍ−１）ビットを選択
して、データバス８に出力する。勿論、Ｘ及びＹはパタ
ーン検出回路５からのビット位置検出信号（Ｘ，Ｙ）に
よって得られる。
【００２４】図６はデータ整列回路６のデータ整列動作
を説明するための図である。ここでは、中間データＤＴ
Ｉはデータバス７からの入力であり、データバス７のビ
ット数は先に説明したように３９（２ｍ−１＋８＝３
９）ビットである。また、整列データＤＴＯはデータバ
ス８への出力であり、データバス８は１６（ｍ＝１６）
ビットである。さらに、中間データＤＴＩ及び整列デー
タＤＴＯの各数値はセルの先頭からのオクテット（バイ
ト）番号を示している。すなわち、１はセルの先頭のオ
クテット、２は２番目のオクテットである。図５では、
セル同期パターンはデータバス７の９ビット目で検出で
きたものとする。このときの検出器Ｄ（Ｘ，Ｙ）はＤ
（９，１）であり、このタイミングで検出パルスＳＰＰ
がパターン検出回路５から、データ整列回路６に送られ
る。また、ダミーデータＤＤは（図５では斜線で示
す）、セルの先頭から４クロック目のタイミングで、１
７〜２４ビット目に挿入されたものとする。
を説明するための図である。ここでは、中間データＤＴ
Ｉはデータバス７からの入力であり、データバス７のビ
ット数は先に説明したように３９（２ｍ−１＋８＝３
９）ビットである。また、整列データＤＴＯはデータバ
ス８への出力であり、データバス８は１６（ｍ＝１６）
ビットである。さらに、中間データＤＴＩ及び整列デー
タＤＴＯの各数値はセルの先頭からのオクテット（バイ
ト）番号を示している。すなわち、１はセルの先頭のオ
クテット、２は２番目のオクテットである。図５では、
セル同期パターンはデータバス７の９ビット目で検出で
きたものとする。このときの検出器Ｄ（Ｘ，Ｙ）はＤ
（９，１）であり、このタイミングで検出パルスＳＰＰ
がパターン検出回路５から、データ整列回路６に送られ
る。また、ダミーデータＤＤは（図５では斜線で示
す）、セルの先頭から４クロック目のタイミングで、１
７〜２４ビット目に挿入されたものとする。
【００２５】これらの信号によって、データ整列回路６
は、第１番目クロックから第３番目のクロックのタイミ
ングまでは、データバス７の（Ｘ〜Ｘ＋ｍ−１）、すな
わち９〜２４ビット目を整列データＤＴＯとして出力す
る。次に第４クロック目では、ダミーデータの挿入パル
スＤＩＰがあるので、（Ｘ〜Ｘ＋Ｙ−２）ビットと、
（Ｘ＋Ｙ−２＋８〜Ｘ＋Ｙ−２＋８＋ｍ−１）ビットを
選択する。すなわち、（９〜１６）ビットと、（２５〜
３２）ビットを選択する。ただし、先に説明したよう
に、Ｙ＝１であるので、Ｙ＝９として計算する。この結
果、第１〜第３クロック目のタイミングではセルのデー
タ１、２番目、３、４番目、５、６番目のオクテットが
選択されていく。また、第４クロックでは、セルの７番
目のオクテットが選択され、ダミーデータが無視され、
次にセルの８番目のオクテットが選択される。さらに、
第５クロック以降では、セルの９、１０番目のオクテッ
トが選択される。このようにして、１６ビットに整列さ
れた整列データＤＴＯが得られる。また、ダミーデータ
が取り除かれ、５４オクテット目に置かれる。このよう
に、ダミーデータを挿入して、パラレル展開数を増加し
たデータを得ることができ、さらにダミーデータがセル
同期パターン中に挿入されても簡単に取り除くことがで
きる。
は、第１番目クロックから第３番目のクロックのタイミ
ングまでは、データバス７の（Ｘ〜Ｘ＋ｍ−１）、すな
わち９〜２４ビット目を整列データＤＴＯとして出力す
る。次に第４クロック目では、ダミーデータの挿入パル
スＤＩＰがあるので、（Ｘ〜Ｘ＋Ｙ−２）ビットと、
（Ｘ＋Ｙ−２＋８〜Ｘ＋Ｙ−２＋８＋ｍ−１）ビットを
選択する。すなわち、（９〜１６）ビットと、（２５〜
３２）ビットを選択する。ただし、先に説明したよう
に、Ｙ＝１であるので、Ｙ＝９として計算する。この結
果、第１〜第３クロック目のタイミングではセルのデー
タ１、２番目、３、４番目、５、６番目のオクテットが
選択されていく。また、第４クロックでは、セルの７番
目のオクテットが選択され、ダミーデータが無視され、
次にセルの８番目のオクテットが選択される。さらに、
第５クロック以降では、セルの９、１０番目のオクテッ
トが選択される。このようにして、１６ビットに整列さ
れた整列データＤＴＯが得られる。また、ダミーデータ
が取り除かれ、５４オクテット目に置かれる。このよう
に、ダミーデータを挿入して、パラレル展開数を増加し
たデータを得ることができ、さらにダミーデータがセル
同期パターン中に挿入されても簡単に取り除くことがで
きる。
【００２６】上記の説明では、セルは５３オクテット、
パラレル展開数は１６、ダミーデータは８ビットとした
が、これらの数値はＣＣＩＴＴ準拠の一例であり、セル
の大きさ、必要とするパラレル展開数に応じてこれらの
数値を選択することができる。
パラレル展開数は１６、ダミーデータは８ビットとした
が、これらの数値はＣＣＩＴＴ準拠の一例であり、セル
の大きさ、必要とするパラレル展開数に応じてこれらの
数値を選択することができる。
【００２７】
【発明の効果】以上説明したように、本発明ではセルに
ダミーデータを追加して、パラレル展開数を増加させ、
パラレル展開数の大きなデータに簡単に変換することが
でき、より低速の処理装置で超高速のＡＴＭ通信データ
を処理することができる。特に、ダミーデータがセル同
期パターンの途中に挿入されても、セル同期パターンを
検出できる。
ダミーデータを追加して、パラレル展開数を増加させ、
パラレル展開数の大きなデータに簡単に変換することが
でき、より低速の処理装置で超高速のＡＴＭ通信データ
を処理することができる。特に、ダミーデータがセル同
期パターンの途中に挿入されても、セル同期パターンを
検出できる。
【００２８】
【図１】本発明の原理図である。
【図２】本発明の一実施例のブロック図である。
【図３】パターン検出回路の概略構成図である。
【図４】個々の検出器が検出する検出ビットを示す図で
ある。
ある。
【図５】ＣＣＩＴＴで規定されているセルの構成を示す
図である。
図である。
【図６】データ整列回路のデータ整列動作を説明するた
めの図である。
めの図である。
１ 光伝送路 ２ 光電気変換回路 ３ 直並列変換回路 ４ ダミーデータ挿入回路 ５ パターン検出回路 ６ データ整列回路 ７ データバス ８ データバス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−235441（ＪＰ，Ａ) 特開 平４−96544（ＪＰ，Ａ) 特開 平２−231832（ＪＰ，Ａ) 特開 平２−231839（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56 H04L 7/08
Claims (3)
- 【請求項１】 超高速のＡＴＭ（Asynchronous transfe
r Mode) 伝送におけるＡＴＭセル同期方式において、シ
リアル伝送路から受信されたデータを並列展開する際
に、ダミーデータを挿入した中間データ（ＤＴＩ）を出
力し、かつ前記ダミーデータの挿入パルス（ＤＩＰ）を
出力するダミーデータ挿入回路（４）と、前記ダミーデ
ータ挿入回路に接続され、セル同期パターンの挿入タイ
ミングを検出して、検出パルス（ＳＰＰ）を出力し、前
記セル同期パターンのビット位置と、前記ダミーデータ
の挿入ビット位置のビット位置検出信号（Ｘ，Ｙ）を出
力するパターン検出回路（５）と、前記ダミーデータ挿
入回路（４）及び前記パターン検出回路（５）に接続さ
れ、前記中間データ（ＤＴＩ）を前記検出パルス（ＳＰ
Ｐ）及び前記ビット位置検出信号（Ｘ，Ｙ）によってセ
ル同期をとり、前記挿入パルス（ＤＩＰ）及び前記ビッ
ト位置検出信号（Ｘ，Ｙ）によって、ダミーデータを取
り除き、前記中間データ（ＤＴＩ）を所定の並列展開数
（ｍ）の整列データ（ＤＴＯ）に整列するデータ整列回
路（６）と、を有することを特徴とするＡＴＭセル同期
方式。 - 【請求項２】 前記パターン検出回路（５）は、前記中
間データ（ＤＴＩ）の全てのビット位置に対応する数
（ｍ）と、さらに前記ビット位置毎に、前記ダミーデー
タが前記セル同期パターンのどのビット位置（ｐ）に挿
入されても検出できるように、ｍ×ｐ個の検出器から構
成されていることを特徴とする請求項１記載のＡＴＭセ
ル同期方式。 - 【請求項３】 前記ダミーデータ挿入回路（４）の前
に、前記データを前記所定の並列展開数（ｍ）より小さ
い並列展開数（ｑ）に並列展開するための直並列変換回
路（３）を設けたことを特徴とする請求項１記載のＡＴ
Ｍセル同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013104A JP2879981B2 (ja) | 1991-02-04 | 1991-02-04 | Ａｔｍセル同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013104A JP2879981B2 (ja) | 1991-02-04 | 1991-02-04 | Ａｔｍセル同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04247744A JPH04247744A (ja) | 1992-09-03 |
| JP2879981B2 true JP2879981B2 (ja) | 1999-04-05 |
Family
ID=11823846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013104A Expired - Fee Related JP2879981B2 (ja) | 1991-02-04 | 1991-02-04 | Ａｔｍセル同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879981B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541918A (en) | 1995-01-31 | 1996-07-30 | Fore Systems, Inc. | Method and apparatus for manipulating an ATM cell |
| JP2967748B2 (ja) * | 1997-03-05 | 1999-10-25 | 日本電気株式会社 | Ａｔｍセル同期回路 |
-
1991
- 1991-02-04 JP JP3013104A patent/JP2879981B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04247744A (ja) | 1992-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981222 |
|
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