JP2010016791A - パラレル光伝送装置及び方法 - Google Patents
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Abstract
【解決手段】本発明はパラレル光伝送システムの受信側でレーン間のデスキューを行う方法を提供する。当該方法は、前記レーン毎に特定のビット列に基づきパターンマッチングを検出する段階、前記パターンマッチングが検出された1又は複数のレーンに付加すべき遅延量を定める段階、及び前記遅延量に従い、前記1又は複数のレーンの受信信号バッファから受信信号を読み出す段階、を有する。
【選択図】図6
Description
「100GE and 40GE PCS(MLD) Proposal」、IEEE(Institute of Electrical and Electronics Engineers)802.3ba、ミュンヘン、2008年 「Serdes Framer Interface Level 5(SFI-5):Implementation Agreement for 40Gb/s Interface for Physical Layer Devices」、OIF(Optical Internetworking Forum)、2002年1月29日 「Very Short Reach Interface Level 5(VSR-5):SONET/SDH OC-768 interface for Very Short Reach(VSR) application」、OIF(Optical Internetworking Forum)、2002年9月 「ITU-T G.707/Y.1322 Network node interface for the synchronous digital hierarchy (SDH)」、ITU-T、2007年1月 「ITU-T G.709/Y.1331 Interfaces for the Optical Transport Network (OTN)」、ITU-T、2003年3月
図3は本発明の実施例1によるパラレル光伝送システム300の構成図である。図3のパラレル光伝送システム300は、送信側に送信側フレーマ311、送信側コンバータ312、パラレル光送信モジュール313、受信側に受信側フレーマ331、受信側コンバータ332、パラレル光受信モジュール333、FPGA又はCPU334、及び送信側と受信側の間に光伝送路を有し、40Gbit/sの信号を4本の10Gbit/s伝送路321、例えば4本のCWDM(Coarse-WDM(Wavelength Division Multiplexing):低密度波長多重)伝送路でパラレル伝送する。
本発明の実施例2により、FPGA又はCPU334の遅延量決定部442で遅延量を決定する方法を以下に説明する。遅延量決定部442は入力された伝送路条件からスキューを計算し、算出されたスキューを中心にデスキュー指示を生成する。例えば、4本のレーンに用いる波長のセット、光ファイバの分散、距離、などから光部分の遅延差が計算可能である。本発明の実施例2によるレーン間のスキューの計算例を図5に示す。例えば使用する波長のセットを、1270nm、1290nm、1310nm、1330nmとする。使用するファイバをG.652スタンダードファイバのSMFとすると、ゼロ分散波長は1300nm近辺であり(ここでは仮に1300nmとする)、また分散スロープは0.093ps/nm2/kmほどである。以上から光遅延としてレーン1で428.4ps、レーン2で46.8ps、レーン3で46.1ps、レーン4で409.1psと計算される。ボーレートが10.3125Gbit/sであることからスキューはそれぞれ、4.41UI、0.48UI、0.46UI、4.22UIとなる。
図6は本発明の実施例3によるパターンマッチング回路601を有するパラレル光伝送システムの構成図である。図3との差分としてコンバータ332からFPGA又はCPU334へ、レーン毎のパターンマッチングパルス信号を伝達する信号線が設けられている。図6を用い、以下にパターンマッチング方法を説明する。フレーマ331から送信されるパターンには、STM1では125μsごとにフレーム同期情報と呼ばれるA1バイト(16進表記でF6、2進表記では11110110)が3バイト、続いてA2バイト(16進表記で28、2進表記で00101000)が3バイト(計6バイト=48ビット)必ず現れる。以下ではSTM1の場合を説明するが、本実施例は、A1及びA2バイトが周期的に連続して現れるSTM4、16、64、256、OTU3などにも適用可能である。
レーンI:101010010101
レーンII:111111000000
レーンIII:111111101010
レーンIV:101010000000
従って、レーン毎に異なる12ビットパターンが得られ、受信側でレーンの識別が可能になる。コンバータ332は、レーン毎に設けられたパターンマッチング回路601により該パターンが125μsごと(あるいはOTU3では3μsごと)に検出される場合、パターンマッチングパルスをFPGA又はCPU334に向けて送信する。あるいはコンバータ332は、パターンマッチングを検出すると即時にパターンマッチングパルスを送信し、FPGA又はCPU334に125μsごと(3μsごと)にパターンマッチングの検出を通知しても良い。FPGA又はCPU334はパターンマッチングパルスの到達時間に基づき各レーンに付加すべき遅延量を決定し、コンバータ332へ送信する。コンバータ332は、当該遅延量に従い受信バッファ421からの読み出し時刻を制御することによりデスキューを実現する。上述のように、パターンマッチング回路601が設けられることによりデスキュー処理は更に高速化される。パターンマッチング回路601がレーン毎に設けられるので、パターンマッチングパルス信号がレーン毎に発生され、レーン毎にフレーム同期が実現される。
本発明の実施例4は、パターンマッチングパルス幅によりパターンマッチングタイミングを伝達する。本発明の実施例4は、実施例3におけるパルスの出力条件、特に高速性に制約がある場合にとくに有効な手段である。具体的には、一般的にCMOS回路などでは、実施例3に記載のパターンマッチングパルス用の出力端子は、制御用端子に割り付けられることが多く、この制御用端子は動作速度に制約のある場合が多い。一般的にCMOS回路の制御端子のパルスの立ち上がり時間は数百ナノ秒程度に抑えられる場合が多く、実施例3に記載のタイミング情報はパルスの立ち上がり時間の誤差の中に埋もれてしまう場合がある。本発明の実施例4では、パターンマッチングのタイミング情報をパターンマッチングパルスの幅によって外部のFPGA又はCPU334などに伝達することにより、この問題を解決する。
レーンI:110011110011
レーンII:100110100110
レーンIII:100110001100
レーンIV:110011100110
パターンマッチング処理は高速動作が困難であるので、通常はパラレル展開した後に行われる。以下では図8に示すように16パラレル展開として説明するが、16より多い又は少ない数のパラレルレーンを用いても良い。以下では図8を参照してレーンI及びレーンIIに限って説明する。
上述の実施例3では図7に示したようにビット単位(すなわちn=1)のインターリーブを説明したが、図11に示した構成により、たとえば3ビット単位(すなわちn=3)に4つのレーンに分割しても良い。この場合、それぞれの4並列レーンにおける48ビットの信号は次の通りである。
レーンI:111011001100
レーンII:101011010000
レーンIII:101110000101
レーンIV:111110010000
従ってレーン毎に異なる12ビットのパターンとなるのでレーンの識別が可能である。本実施例の利点は、主信号がSTM256である場合に顕著である。STM256では、125μ秒ごとに、A1バイトが64バイト、続いてA2バイトが64バイト、必ず現れる。従ってビット単位(すなわちn=1)にインターリーブする実施例3では、STM256の場合、図9に示すように、1や0が128ビットも連続してしまうレーンが存在する。
図12は、フレーム同期情報部分をパラレル伝送する際の伝送品質を改善する本発明の実施例6を示す。図12は、上述の実施例3の構成に加えてOTUやSTMの主信号を8ビット毎に交番反転するインバータ1201、1202を具備する。フレーマ311から送信されるパターンとして、STM1では125μsごとにフレーム同期情報と呼ばれるA1バイト(16進表記でF6、2進表記では11110110)が3バイト、続いてA2バイト(16進表記で28、2進表記で00101000)が3バイト(計6バイト=48ビット)必ず現れる。以下ではSTM1の場合を説明するが、本実施例は、A1及びA2バイトが周期的に連続して現れるSTM4、16、64、256、OTU3などにも適用可能である。
レーンI:(01)10(01)01(10)01
レーンII:(00)11(00)00(11)00
レーンIII:(00)11(00)10(01)10
レーンIV:(01)10(01)00(11)00
従ってレーン毎に異なる12ビットパターンが得られ、受信側でのレーンの識別が可能である。受信側コンバータ332はレーン毎に上記のパターンマッチング回路601を具備し、該パターンが125μsごと(OTU3では3μsごと)に検出されると、パターンマッチングパルスをFPGA又はCPU334へ送信する。あるいはコンバータ332は、パターンマッチングを検出すると即時にパターンマッチングパルスを送信し、FPGA又はCPU334に125μsごと(3μsごと)にパターンマッチングの検出を通知しても良い。FPGA又はCPU334はパターンマッチングパルスの到達時間に基づき各レーンに付加すべき遅延量を決定し、コンバータ332へ送信する。コンバータ332は、当該遅延量に従い受信バッファ421からの読み出し時刻を制御することによりデスキューを実現する。上述のように、パターンマッチング回路601が各レーンに設けられるので、パターンマッチングパルス信号がレーン毎に発生され、レーン毎にフレーム同期が実現される。そして、デスキュー後に、各レーンを16パラレル+デシュキューチャネルに戻す際は、再び8ビット毎(すなわち各レーンで2ビット毎)にインバータ1202で反転させて主信号を復元して出力すれば良い。
図14は、実施例6においてインバータを適用するタイミングをシフトし、フレーム同期情報部分をパラレル伝送する際のレーン識別能力を改善する本発明の実施例7の構成を示す。フレーマ311から送信されるパターンとして、STM256では125μsごとにフレーム同期情報と呼ばれるA1バイト(16進表記でF6、2進表記では11110110)が64バイト、続いてA2バイト(16進表記で28、2進表記で00101000)が64バイト(計128バイト=1024ビット)必ず現れる。フレーマ311とコンバータ321の間の電気インターフェースには、SFI−5インターフェースにのっとり16パラレル+デスキューチャンネルが設けられる。これらを例えば4本の並列レーンでパラレル伝送する場合、コンバータ312は16パラレル信号を4パラレル信号に変換する。ここではビット単位(すなわちn=1)の16:4インターリーブを仮定する。そして、コンバータ312の前段に又はコンバータ312の入力部に、16パラレル信号のうち中央部分の8信号を反転する交番反転手段、例えばインバータ1401を具備し、主信号を8ビット毎(すなわちm=8)に交互に反転させる。すなわち、1バイト(8ビット)のフレーム同期情報A1およびA2の中間である4ビット目と5ビット目の地点で、交番反転を行う。このとき、それぞれ4並列レーンにおける48ビットの信号は次の通りである。丸括弧で囲まれたビットはインバータ1401で反転されたことを示す。
レーンI:1(10)01(11)10(01)1
レーンII:1(00)11(01)00(11)0
レーンIII:1(00)11(00)01(10)0
レーンIV:1(10)01(11)00(11)0
従ってレーン毎に異なる12ビットパターンが得られ、受信側でのレーン識別が可能である。コンバータ332の受信部はレーン毎に上記のパターンマッチング回路601を具備し、該パターンが125μsごと(あるいはOTU3では3μsごと)に検出される場合に、パターンマッチングパルスをFPGA又はCPU334へ送信する。あるいはコンバータ332は、パターンマッチングを検出すると即時にパターンマッチングパルスを送信し、FPGA又はCPU334に125μsごと(3μsごと)にパターンマッチングの検出を通知しても良い。FPGA又はCPU334はパターンマッチングパルスの到達時間に基づき各レーンに付加すべき遅延量を決定し、コンバータ332へ送信する。コンバータ332は、当該遅延量に従い受信バッファ421からの読み出し時刻を制御することによりデスキューを実現する。上述のように、パターンマッチング回路601が各レーンに設けられるので、パターンマッチングパルス信号がレーン毎に発生され、レーン毎にフレーム同期が実現される。そして、デスキュー後に、各レーンを16パラレル+デシュキューチャネルに戻す際は、再び8ビット毎(すなわち各レーンで2ビット毎)にインバータ1402で反転させて主信号を復元して出力すれば良い。
レーンI:1(10)0[1(11)1]0(01)1
レーンII:1(00)1[1(01)0]0(11)0
レーンIII:1(00)1[1(00)0]1(10)0
レーンIV:1(10)0[1(11)0]0(11)0
[実施例8]
図16は、パラレル伝送手段の途中に、1ビット単位にインターリーブしてシリアル化する本発明の実施例8の構成を示す。図12との違いは次の通りである。コンバータ312は信号を4レーンに並列化してシリアル光送信モジュール1613へ渡す。次にシリアル変換光送信モジュール1613は1ビット単位にインターリーブして、つまりシリアル化して1種類の波長でシリアル変換光伝送路1621へ送信する。そしてパラレル変換光受信モジュールは、シリアル変換光伝送路1621から受信した信号を1ビット単位にデインターリーブして4レーンに戻す。図12の場合とは異なり、パラレル変換光受信モジュール1633が信号を4レーンに戻す際には、ビット振り分けのタイミングに応じて送信側の4レーンと受信側の4レーンの位置がずれる場合がある。しかし、本発明によりレーン毎に異なる12ビットパターンが生成されるため、受信側でレーンの識別が可能である。具体的には、例えば各パターンマッチング回路601が4通り全てのパターンについて一致するか否かを検査し、パターンが125μsごと(あるいはOTU3では3μsごと)にパターンマッチングが検出された場合に、パターンマッチングパルスと検出パターン番号をFPGA又はCPU334へ送信する。このパターン番号からレーンを認識してどの受信バッファから読み出すかを制御することにより、送信側と同じ正しい順番で受信側フレーマ331へ出力することが可能である。
一般的にパラレル伝送では、受信側において物理ポートとレーンは対応していない場合がある。このような場合に物理ポートとレーンとの対応を知るため、マッチングを行うビット列(マッチングパターン)は、レーン毎に任意に設定可能であってよい。フレームを受信したときに、あるマッチングパターンではマッチングが発生しない、或いはスキュー量が算出できなかった場合に、異なるマッチングパターンを設定し再度パターンマッチングを行う。
図18に実施例10の構成例を示す。パターンマッチング信号を受けたカウンタ1820はカウンタ値を0にリセットし、カウントを開始する。カウンタ値が予め定める時間又はビット数になったとき、或いは次のパターンマッチング信号を受けたときに再びリセットする。レジスタ1810はパターンマッチング信号を受けたときにHighに設定され、カウンタ値が予め定める時間又はビット数になったときにLowに設定される。レジスタ1810はパターンマッチング発生時から、予め定める時間又はビット数の間だけHigh状態である。全てのレーンのレジスタ1810の論理積1830をとることにより、予め定める時間以内又はビット数以下で、全てのレーンにおいてパターンマッチング信号が発生したことを検知する信号である全レーンパターンマッチフラグを得る。
OTNのメンテナンスフレームを例に実施例11を説明する。OTNメンテナンスフレームはその大部分が固定値(予め知ることのできる既定値)であるため、任意のマッチングパターンでマッチングを行ったときに、パターンマッチング信号の発生間隔(発生位置)は、各種メンテナンスフレーム或いはレーン毎に定まっている。図20に図15に記載の構成でODUk−OCIをパラレル伝送し、フレーム同期情報を検出できるマッチングパターンでマッチングを行ったときの、パターンマッチングが発生するビット列の位置を例示する。図中の数字はフレームの先頭を1としたときの、パターンマッチするビット列の先頭ビットの位置を表している。
実施例12について説明する。実施例11で説明したように、予め隣接する2つのマッチング信号発生間隔をカウンタ値テーブル2210に記憶しておき、パターンマッチング信号発生時のカウンタ2120のカウンタ値或いはメモリ2310に記憶したカウンタ値と比較するが、ここで利用するパターンマッチング信号発生間隔と同じパターンマッチング信号発生間隔が、同一フレームの他の位置あるいは他のレーンに存在してはならない。そのため予め定める時間又はビット数(例えば1フレームのビット数或いは伝送時間)に対して唯一の間隔であるものを選択する。
10143から始まるマッチングパターン
5712ビット間隔
15855から始まるマッチングパターン
4123ビット間隔
19932から始まるマッチングパターン
[実施例13]
OTNのメンテナンスフレームにおいては、フレーム同期情報であるFASは固定値である。MFAS、OTUk−OHは固定値ではない。そのため、図27に示すようにこれらビット列内にフレーム同期情報と同じビット列が発生する場合があり、複数フレームに渡りフレームサイズだけ離れて繰り返し発生することを確かめる必要があった。実施例13では、MFAS、OTUk−OHに現れうるフレーム同期情報と同じビット列が発生する位置はフレーム同期情報のすぐ後であることを利用し、フレーム同期情報検知後の予め定める時間又はビット数の間、フレーム同期情報を検知してもマッチング信号を出力しないことで、フレーム同期やスキュー量算出に必要な引き込みフレーム数を低減する。
図30を用いて実施例14を説明する。図30に示したように、フレーム同期情報直後にフレーム同期情報と同じビット列が存在し、かつフレーム同期情報が物理ポートへの信号入力開始直前である場合でも、フレーム同期情報直後のフレーム同期情報と同じビット列の影響を除去することができる。
図15に記載の構成でパラレル伝送を行った場合、各レーンのパターンマッチングを行うビット列は以下のようになる。
レーン1:110011110011
レーン2:100110100110,
レーン3:100110001100
レーン4:110011100110
実施例15では図31に示したように、各ポートに全レーンのパターンマッチング回路601を設け、パターンマッチングを行う。このようにして得られる(4レーンの場合16個の)パターンマッチング信号をもとに、レーン識別やスキュー量の算出を行う。
(物理ポート1,2,3,4)
=(レーン1,2,3,4)、又は(レーン2,3,4,1)、又は(レーン3,4,1,2)、又は(レーン4,1,2,3)
この場合には図32に示すように、上記の4組の物理ポートとレーンの組み合わせそれぞれで、実施例10と同様に全てのレーンにおいてパターンマッチング信号が発生したことを示す全レーンパターンマッチフラグを検知する。このとき物理ポートとレーンの対応が正しい1組から、全てのレーンにおいてパターンマッチング信号が発生したことを検知する全レーンパターンマッチフラグが得られるため、実施例11と同様にカウンタの値などからスキュー量を算出する。
実施例16を説明する。OTNのメンテナンスフレームを例にとると、フレーム同期情報であるFASを4レーンに分割すると1レーン、1フレーム時間あたり12ビットのフレーム同期情報が流れることになる。しかし、12ビットという短いマッチングパターンを用いた場合には、フレーム内のフレーム同期情報以外の部分でマッチングが発生する場合がある。一方でそのフレームのペイロード部分等は固定値であり、メンテナンスフレームに特定のビット列の繰り返しに非自己同期型のスクランブラがかけられたものとなっており既知である。
・変化しないビット領域に1度だけ出現する。
・全フレームパターン内で出現するそのビット列が全て、一部でも変化しうる領域を含んでいない。
OTNのメンテナンス信号の一つであるg−AIS(Generic-AIS、OTUk−AIS)はフレーム構造を持たず、フレーム同期情報も存在しない。g−AISではPN−11と呼ばれる周期2047のビット列が繰り返し出力される。実施例17は、このような繰り返し周期をもつ信号をパラレル伝送する場合にレーン識別及びデスキューを行う方法を提供する。g−AISのような繰り返し周期をもつ信号は、それをパラレル伝送において複数のレーンにインターリーブしても各レーンの信号もまた繰り返し周期を持ち、一般に各レーンの信号はあるビット数だけずれたものになる。g−AISを4レーンにビットインターリーブを行った場合、図34のように1つのレーンの信号は周期2047ビットとなり、隣り合うレーンの信号と511ビットだけずれたものになる。
図34において示したように、g−AISのように送信信号が予め定められた周期信号であった場合、受信側において各レーンが受ける繰り返し信号は同一である。g−AISではその繰り返し信号が511ビットずつずれているため、スキュー量が小さい場合は実施例17に示したように、その繰返し周期信号の到来順にレーン4、レーン3、レーン2、レーン1と識別ができる。
レーン1:(非反転、反転、反転、非反転)
レーン2:(非反転、反転、非反転、反転)
レーン3:(反転、非反転、反転、反転)
レーン2:(非反転、反転、非反転、非反転)
このように各レーンに異なるビット反転を行うことで、レーン毎に異なる周期信号を送信或いは受信することができる。また、これを他の実施例と組み合わせることで、レーン識別やスキュー量算出が可能となる。
311 送信側フレーマ
312 送信側コンバータ
313 パラレル光送信モジュール
321 光伝送路
331 受信側フレーマ
332 受信側コンバータ
333 パラレル光受信モジュール
334 FPGA又はCPU
411 フレーム同期情報抽出部
412、424 SFI−5インターフェース
421 バッファ
422 遅延部
423 インターリーブ部
441 OOF(フレーム同期外れ)/LOS(信号断)検出部
442 遅延量決定部
601 パターンマッチング部
1201、1202、1401 インバータ
1613 シリアル変換光送信モジュール
1621 シリアル光伝送路
1633 パラレル変換光送信モジュール
1810 レジスタ
1820 カウンタ
1830 論理積ゲート
1840 スキュー量算出ユニット
2110 カウンタ値テーブル及びカウンタ値比較ユニット
2120、2130 カウンタ
2210 カウンタ値テーブル
2220 隣接する1つのマッチング信号発生間隔
2230 フレーム同期情報までの距離
2310 メモリ
2810 マスクカウンタ
2820 レジスタ
2830 論理積ゲート
3010 レジスタ
3110 論理和ゲート
Claims (40)
- パラレル光伝送システムの受信側でレーン間のデスキューを行う方法であって、
前記レーン毎に伝送フレームのフレーム同期情報に基づきフレーム同期はずれを検出する段階、
前記フレーム同期はずれが検出された1又は複数のレーンに付加すべき遅延量を定める段階、及び
前記遅延量に従い、前記1又は複数のレーンの受信信号バッファから受信信号を読み出す段階、を有するパラレル伝送方法。 - 前記遅延量を定める段階は、前記1又は複数のレーンのうちの制御可能な全ての組合せについて、フレーム同期情報を見ながら前記遅延量を調整する段階、を更に有する請求項1記載のパラレル伝送方法。
- 前記遅延量を定める段階は、前記レーンのそれぞれに対応する光ファイバで用いられる波長の違いにより生じるスキュー、前記パラレル光伝送システム内の電気配線の長さにより生じるスキュー、及び前記電気配線の温度勾配により生じるスキューの内の1又は複数をデスキューするように遅延量を定める、請求項1記載のパラレル伝送方法。
- パラレル光伝送システムの受信側でレーン間のデスキューを行う装置であって、
前記レーン毎に伝送フレームのフレーム同期情報に基づきフレーム同期はずれを検出する手段、
前記フレーム同期はずれが検出された1又は複数のレーンに付加すべき遅延量を定める手段、及び
前記遅延量に従い、前記1又は複数のレーンの受信信号バッファから受信信号を読み出す手段、を有するパラレル伝送装置。 - 前記遅延量を定める段階は、前記1又は複数のレーンのうちの制御可能な全ての組合せについて、フレーム同期情報を見ながら前記遅延量を調整する手段、を更に有する請求項4記載のパラレル伝送装置。
- 前記遅延量を定める手段は、前記レーンのそれぞれに対応する光ファイバで用いられる波長の違いにより生じるスキュー、前記パラレル光伝送システム内の電気配線の長さにより生じるスキュー、及び前記電気配線の温度勾配により生じるスキューの内の1又は複数をデスキューするように遅延量を定める、請求項4記載のパラレル伝送装置。
- パラレル光伝送システムの受信側でレーン間のデスキューを行う方法であって、
前記レーン毎に特定のビット列に基づきパターンマッチングを検出する段階、
前記パターンマッチングが検出された1又は複数のレーンに付加すべき遅延量を定める段階、及び
前記遅延量に従い、前記1又は複数のレーンの受信信号バッファから受信信号を読み出す段階、を有するパラレル伝送方法。 - 前記レーン毎に所定数の連続する伝送フレームにわたり前記パターンマッチングが検出された場合に、パターンがマッチしたことを示す信号を発生させる段階、
前記レーン毎の前記パターンがマッチしたことを示す信号に基づき、前記レーン間のスキューを決定する段階、
前記スキューをデスキューするように前記レーン毎に異なる遅延量を定める段階、を更に有する請求項7記載のパラレル伝送方法。 - 前記パターンがマッチしたことを示す信号はパルス信号である、請求項8記載のパラレル伝送方法。
- 前記パルス信号のパルス幅は対応するレーンに生じているスキューの量に比例する、請求項9記載のパラレル伝送方法。
- N及びMを自然数としてN<Mであるとき、前記パラレル光伝送システムの送信側で、
M本のレーンに1又は複数のビット単位でインターリーブして伝送する段階、及び
前記パラレル光伝送システムの受信側で前記N本のレーンを前記M本のレーンに前記1又は複数のビット単位でデインターリーブし、前記M本のレーンのうちの前記1又は複数のレーンの信号を反転する段階、を更に有する請求項8記載のパラレル伝送方法。 - 前記特定のビット列は前記レーン毎に設定可能であり、所定の時間又はビット数毎に変化する、請求項7記載のパラレル伝送方法。
- 所定の時間以内又は所定のビット数以下で全ての前記レーンで前記パターンマッチングが検出された場合に、前記レーン毎の前記パターンマッチングの発生間隔から前記レーン間のスキューを算出する段階、を更に有する請求項7記載のパラレル伝送方法。
- 前記特定のビット列に基づき前記パターンマッチングの発生間隔を予め定め記憶しておく段階、
前記レーンの受信信号から前記パターンマッチングの発生間隔を測定する段階、及び
前記測定されたパターンマッチングの発生間隔に基づき前記レーン間のスキュー量を算出する段階、を更に有する請求項7記載のパラレル伝送方法。 - 前記予め定められたパターンマッチングの発生間隔と前記測定されたパターンマッチングの発生間隔に基づき前記レーンを識別する段階、を更に有する請求項14記載のパラレル伝送方法。
- 前記予め定められたパターンマッチングの発生間隔は、所定の時間以内又は所定のビット数以下で唯一であるように定められる、請求項14記載のパラレル伝送方法。
- 前記測定されたパターンマッチングの発生間隔に基づき、伝送フレームの種別を判定する段階、を更に有する請求項14記載のパラレル伝送方法。
- 前記レーン毎に、前記パターンマッチングが検出されてから所定の時間以内又は所定のビット数以下の間、前記パターンマッチングの検出をマスクする段階、を更に有する請求項7記載のパラレル伝送方法。
- 前記レーン毎に、受信信号が入力されてから所定の時間又は回数だけ前記パターンマッチングの検出をマスクする段階、を更に有する請求項7記載のパラレル伝送方法。
- 前記レーン毎に同時に複数の特定のビット列に基づきパターンマッチングを検出する段階、及び
前記複数のパターンマッチングの検出に基づき、前記レーンを識別しスキュー量を算出する段階、を有する請求項7記載のパラレル伝送方法。 - 前記特定のビット列は、伝送フレーム内のフレーム毎に変化する領域内に出現せず、且つ前記伝送フレーム内のフレーム毎に変化しない領域内に1回のみ出現する、請求項7記載のパラレル伝送方法。
- 全ての前記レーンに同一の前記特定のビット列を設定する段階、
前記パターンマッチングが発生するレーンの順序及び発生間隔を記憶する段階、及び
前記順序及び前記発生間隔に基づき、前記レーンを識別しスキュー量を算出する段階、を有する請求項7記載のパラレル伝送方法。 - 前記パラレル光伝送システムの送信側で、前記レーン毎に異なる繰り返しにより信号反転を行う段階、を更に有する請求項13、14、又は21記載のパラレル伝送方法。
- パラレル光伝送システムの受信側でレーン間のデスキューを行う装置であって、
前記レーン毎に特定のビット列に基づきパターンマッチングを検出する手段、
前記パターンマッチングが検出された1又は複数のレーンに付加すべき遅延量を定める手段、及び
前記遅延量に従い、前記1又は複数のレーンの受信信号バッファから受信信号を読み出す手段、を有するパラレル伝送装置。 - 前記レーン毎に所定数の連続する伝送フレームにわたり前記パターンマッチングが検出された場合に、パターンがマッチしたことを示す信号を発生させる手段、
前記レーン毎の前記パターンがマッチしたことを示す信号に基づき、前記レーン間のスキューを決定する手段、
前記スキューをデスキューするように前記レーン毎に異なる遅延量を定める手段、を更に有する請求項24記載のパラレル伝送装置。 - 前記パターンがマッチしたことを示す信号はパルス信号である、請求項25記載のパラレル伝送装置。
- 前記パルス信号のパルス幅は対応するレーンに生じているスキューの量に比例する、請求項26記載のパラレル伝送装置。
- N及びMを自然数としてN<Mであるとき、前記パラレル光伝送システムの送信側で、
M本のレーンに1又は複数のビット単位でインターリーブして伝送する手段、及び
前記パラレル光伝送システムの受信側で前記N本のレーンを前記M本のレーンに前記1又は複数のビット単位でデインターリーブし、前記M本のレーンのうちの前記1又は複数のレーンの信号を反転する手段、を更に有する請求項25記載のパラレル伝送装置。 - 前記特定のビット列は前記レーン毎に設定可能であり、所定の時間又はビット数毎に変化する、請求項24記載のパラレル伝送装置。
- 所定の時間以内又は所定のビット数以下で全ての前記レーンで前記パターンマッチングが検出された場合に、前記レーン毎の前記パターンマッチングの発生間隔から前記レーン間のスキューを算出する手段、を更に有する請求項24記載のパラレル伝送装置。
- 前記特定のビット列に基づき前記パターンマッチングの発生間隔を予め定め記憶しておく手段、
前記レーンの受信信号から前記パターンマッチングの発生間隔を測定する手段、及び
前記測定されたパターンマッチングの発生間隔に基づき前記レーン間のスキュー量を算出する手段、を更に有する請求項24記載のパラレル伝送装置。 - 前記予め定められたパターンマッチングの発生間隔と前記測定されたパターンマッチングの発生間隔に基づき前記レーンを識別する手段、を更に有する請求項31記載のパラレル伝送装置。
- 前記予め定められたパターンマッチングの発生間隔は、所定の時間以内又は所定のビット数以下で唯一であるように定められる、請求項31記載のパラレル伝送装置。
- 前記測定されたパターンマッチングの発生間隔に基づき、伝送フレームの種別を判定する手段、を更に有する請求項31記載のパラレル伝送装置。
- 前記レーン毎に、前記パターンマッチングが検出されてから所定の時間以内又は所定のビット数以下の間、前記パターンマッチングの検出をマスクする手段、を更に有する請求項24記載のパラレル伝送装置。
- 前記レーン毎に、受信信号が入力されてから所定の時間又は回数だけ前記パターンマッチングの検出をマスクする手段、を更に有する請求項24記載のパラレル伝送装置。
- 前記レーン毎に同時に複数の特定のビット列に基づきパターンマッチングを検出する手段、及び
前記複数のパターンマッチングの検出に基づき、前記レーンを識別しスキュー量を算出する手段、を有する請求項24記載のパラレル伝送装置。 - 前記特定のビット列は、伝送フレーム内のフレーム毎に変化する領域内に出現せず、且つ前記伝送フレーム内のフレーム毎に変化しない領域内に1回のみ出現する、請求項24記載のパラレル伝送装置。
- 全ての前記レーンに同一の前記特定のビット列を設定する段階、
前記パターンマッチングが発生するレーンの順序及び発生間隔を記憶する段階、及び
前記順序及び前記発生間隔に基づき、前記レーンを識別しスキュー量を算出する段階、を有する請求項24記載のパラレル伝送装置。 - 前記パラレル光伝送システムの送信側で、前記レーン毎に異なる繰り返しにより信号反転を行う手段、を更に有する請求項30、31、又は38記載のパラレル伝送装置。
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010114691A (ja) * | 2008-11-06 | 2010-05-20 | Fujitsu Ltd | フレーム生成装置、光伝送システム、フレーム生成方法および光伝送方法 |
JP2011101106A (ja) * | 2009-11-04 | 2011-05-19 | Nippon Telegr & Teleph Corp <Ntt> | パラレル光伝送方法、パラレル光伝送システム、及びパラレル光送信装置 |
JP2012010070A (ja) * | 2010-06-24 | 2012-01-12 | Nec Corp | 偏波多重光伝送システム、偏波多重光受信器、および偏波多重光伝送方法 |
JP2013009263A (ja) * | 2011-06-27 | 2013-01-10 | Fujitsu Ltd | 送信回路、およびデスキュー回路 |
JP2014039106A (ja) * | 2012-08-13 | 2014-02-27 | Nippon Telegr & Teleph Corp <Ntt> | タイムスロットインタリーブ伝送方法及びタイムスロットインタリーブ伝送システム |
US8731398B2 (en) | 2011-03-16 | 2014-05-20 | Mitsubishi Electric Corporation | Optical network system and WDM apparatus |
JP2014529269A (ja) * | 2011-09-30 | 2014-10-30 | インテル コーポレイション | 高速通信リンクのトレーニング中に電源ノイズを低減する方法及びシステム |
KR20150133220A (ko) * | 2013-03-18 | 2015-11-27 | 자일링크스 인코포레이티드 | 스큐가 있는 다중 레인 통신 링크에서의 타임스탬프 보정 |
JP2016076822A (ja) * | 2014-10-06 | 2016-05-12 | 富士通株式会社 | 基地局装置 |
JP2017005366A (ja) * | 2015-06-05 | 2017-01-05 | 日本電信電話株式会社 | 光伝送装置及び光伝送方法 |
WO2017154135A1 (ja) * | 2016-03-09 | 2017-09-14 | 三菱電機株式会社 | 伝送システム |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06169297A (ja) * | 1992-02-12 | 1994-06-14 | Nippon Telegr & Teleph Corp <Ntt> | フレーム同期回路 |
JPH10247175A (ja) * | 1997-03-03 | 1998-09-14 | Advantest Corp | データ転送方式 |
JPH11341102A (ja) * | 1998-02-16 | 1999-12-10 | Nippon Telegr & Teleph Corp <Ntt> | チャネル間スキュ―補償装置 |
JP2003218844A (ja) * | 2002-01-28 | 2003-07-31 | Hitachi Ltd | データリンク装置、スキュー検出方法、およびスキュー検出・補正方法 |
JP2005065120A (ja) * | 2003-08-19 | 2005-03-10 | Nippon Hoso Kyokai <Nhk> | データ送信装置、データ受信装置及びデータ伝送システム |
JP2007166119A (ja) * | 2005-12-12 | 2007-06-28 | Mitsubishi Electric Corp | 光受信装置 |
-
2008
- 2008-11-11 JP JP2008289265A patent/JP5230367B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06169297A (ja) * | 1992-02-12 | 1994-06-14 | Nippon Telegr & Teleph Corp <Ntt> | フレーム同期回路 |
JPH10247175A (ja) * | 1997-03-03 | 1998-09-14 | Advantest Corp | データ転送方式 |
JPH11341102A (ja) * | 1998-02-16 | 1999-12-10 | Nippon Telegr & Teleph Corp <Ntt> | チャネル間スキュ―補償装置 |
JP2003218844A (ja) * | 2002-01-28 | 2003-07-31 | Hitachi Ltd | データリンク装置、スキュー検出方法、およびスキュー検出・補正方法 |
JP2005065120A (ja) * | 2003-08-19 | 2005-03-10 | Nippon Hoso Kyokai <Nhk> | データ送信装置、データ受信装置及びデータ伝送システム |
JP2007166119A (ja) * | 2005-12-12 | 2007-06-28 | Mitsubishi Electric Corp | 光受信装置 |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010114691A (ja) * | 2008-11-06 | 2010-05-20 | Fujitsu Ltd | フレーム生成装置、光伝送システム、フレーム生成方法および光伝送方法 |
JP2011101106A (ja) * | 2009-11-04 | 2011-05-19 | Nippon Telegr & Teleph Corp <Ntt> | パラレル光伝送方法、パラレル光伝送システム、及びパラレル光送信装置 |
JP2012010070A (ja) * | 2010-06-24 | 2012-01-12 | Nec Corp | 偏波多重光伝送システム、偏波多重光受信器、および偏波多重光伝送方法 |
US8731398B2 (en) | 2011-03-16 | 2014-05-20 | Mitsubishi Electric Corporation | Optical network system and WDM apparatus |
JP2013009263A (ja) * | 2011-06-27 | 2013-01-10 | Fujitsu Ltd | 送信回路、およびデスキュー回路 |
JP2014529269A (ja) * | 2011-09-30 | 2014-10-30 | インテル コーポレイション | 高速通信リンクのトレーニング中に電源ノイズを低減する方法及びシステム |
JP2014039106A (ja) * | 2012-08-13 | 2014-02-27 | Nippon Telegr & Teleph Corp <Ntt> | タイムスロットインタリーブ伝送方法及びタイムスロットインタリーブ伝送システム |
KR20150133220A (ko) * | 2013-03-18 | 2015-11-27 | 자일링크스 인코포레이티드 | 스큐가 있는 다중 레인 통신 링크에서의 타임스탬프 보정 |
KR102091302B1 (ko) | 2013-03-18 | 2020-03-19 | 자일링크스 인코포레이티드 | 스큐가 있는 다중 레인 통신 링크에서의 타임스탬프 보정 |
JP2016076822A (ja) * | 2014-10-06 | 2016-05-12 | 富士通株式会社 | 基地局装置 |
JP2017005366A (ja) * | 2015-06-05 | 2017-01-05 | 日本電信電話株式会社 | 光伝送装置及び光伝送方法 |
WO2017154135A1 (ja) * | 2016-03-09 | 2017-09-14 | 三菱電機株式会社 | 伝送システム |
JPWO2017154135A1 (ja) * | 2016-03-09 | 2018-08-09 | 三菱電機株式会社 | 伝送システム |
Also Published As
Publication number | Publication date |
---|---|
JP5230367B2 (ja) | 2013-07-10 |
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