JP3246872B2 - バイト整列およびフレーム同期装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、622メガビット／
秒（Mbit/sec）の高速データの取扱いに好適なバイト整
列およびフレーム同期装置に関する。

【０００２】

【従来の技術】今日、超高速通信網では、高速情報に関
する需要が増加しており、そのために、伝送装置には、
高速データを処理することのできるバイト整列およびフ
レーム同期装置が必要とされている。従来のフレーム同
期装置は、低速データ、および最大でも155Mbit/sのデ
ータを処理するように設計されていた。このような従来
のフレーム同期装置では、バイト整列およびフレーム同
期のために要する時間が長いだけでなく、高速データを
処理するためには、より多くのハードウェアと高価な半
導体製造工程を必要とするので、性能および経済性にお
いて問題点が多かった。

【０００３】すなわち、従来の技術では、あらゆるフレ
ームバイトを用いてフレーム同期過程を経た後に、タイ
ミング調整が行われるために、バイト整列時間はいうま
でもなく、安定なフレーム同期獲得時間が長くなるとい
う問題点があった。さらに、直列構造のバイト整列およ
びフレーム同期装置を用いて高速データを処理するため
には、高価な半導体工程技術を必要とする高速素子を使
用しなければならないので、従来の技術は、622Mbit/s
高速データを処理する超高速情報通信の伝送装置として
は不適格であった。

【０００４】広帯域超高速情報通信網から、622Mbit/s
情報を伝送する際に、622Mbit/s直列データを直接処理
するには、製造工程上や高速データ処理による雑音のた
めに、具現上の困難性があり、これに対処するために、
一般に、高速の直列受信データを、低速のバイト単位の
並列データへと変換する方式が用いられる。このとき
に、任意の区間設定による直−並列変換機能では、送信
装置から送られたバイト単位のデータにおける正しいＭ
ＳＢ（Most Significant Bit）やＬＳＢ（Least Signif
icant Bit）が把握され得ないので、受信部にはバイト
整列機能が必要となる。

【０００５】622Mbit/s伝送装置では、基本的に125μse
cの周期を有するフレームを一つの単位として情報を集
めて伝送が行われる。このとき、送信装置においてはフ
レーム同期が挿入され、受信装置においてはフレーム同
期が抽出されることによって、受信されたデータに対し
てバイト単位で整列が行われ、整列されたデータからフ
レーム同期が得られる。

【０００６】ＳＴＭ−４Ｃ（Synchronous Transport Mo
dule-4 Concatenation）構造の時分割多重において、多
重化された各チャンネルの信号は、順に連続的にタイム
スロットに割り当てられ、各信号にはフレーム同期パタ
ーン（frame synchronizingpattern）を形成するパルス
が挿入される。このとき、送信側でフレーム同期パター
ンを挿入する周期をフレームと称し、受信側で、各フレ
ームごとに受信されたパルス列（Pulse train）をチェ
ックしてフレーム同期パターンを検出することによっ
て、各フレーム内のチャンネルのタイムスロットの位置
を識別することをフレーム同期と称する。

【０００７】広帯域情報通信網においては、伝送される
情報の高速化のために、データの受信時におけるフレー
ム同期の性能および構成が重要視されている。ＩＴＵ−
Ｔ勧告案によれば、同期ディジタル階層（Synchronous
Digital Hierarchy；ＳＤＨ）構造になっている加入者
整合部においてのＳＴＭ−４Ｃフレームは、１２個のA1
フレーム整列バイト（framing alignment bytes）と、
これらの後に続く１２個のA2フレーム整列バイトで構成
される。A1フレーム整列バイトの値は、"11110110"であ
り、A2フレーム整列バイトの値は、"00101000"である。

【０００８】藤本（Fujimoto）の米国特許公報：USP4,7
28,623では、受信データに対して直−並列変換をした後
に、単にフレーム同期のみを得るための回路が開示され
るのみであって、バイト単位整列の際のエラー（erro
r）に対する対策は、まったく開示されていない。しか
も、この技術では、変換された並列データからフレーム
同期パターンの有無が確認されてから、フレームが抽出
された後に、フレームパルスのタイミングが調節され
る。このように調節された値と、受信されたデータのフ
レームパルスとの間で、タイミングを比較することによ
って正確なフレームパルスが作られている。

【０００９】この技術では、このような複雑な過程を経
るために、フレーム同期に必要なクロックの数が増加す
るだけでなく、ハードウェアの量が増加するという問題
点があった。さらに、この技術では、155Mbit/sデータ
に対するフレーム同期回路として、多重化がもっと多く
なるべきで、処理しなければならないデータの量が多い
だけでなく、処理されるデータの速度が非常に速い622M
bit/s伝送装置には適用することができないという問題
点があった。

【００１０】他の従来技術の例としての米国特許公報：
USP4,748,633（"Frame synchronizing Circuit"）に
は、多重化された受信データに対して、並列処理方式を
用いてフレーム同期を検出する回路が開示されている。
この回路では、まず、フレーム同期パターンを検出した
後に、タイミングの比較器と同期保護回路を用いてタイ
ミングを比較し、タイミングの制御回路によりタイミン
グを調整する方式が選択されるので、１２個のA1および
１２個のA2フレーム同期パターンが、すべて検出されな
ければならない。

【００１１】しかも、フレーム同期パターンと類似する
受信データが検出された場合、不必要にフレーム同期検
出およびタイミング調整作業が行われるので、フレーム
同期パターン検出によるタイミングの調整時間が長く、
しかも、雑音による誤動作の可能性が高いので、高速デ
ータに対するフレーム同期装置としては不適合であると
いう問題点があった。

【００１２】さらに他の関連する先行技術論文として、
米国雑誌"IEEE comm magazine(Feb.1990)"に掲載されて
いる、Doo Whan Choiによる論文"Frame alignment in a
digital carrier systema tutorial"（以下、論文１と
称する）が挙げられる。この論文では、加算されたビッ
ト（added-bit）フレームとバーストフレームの構造を
有するディジタル送受信システムにおけるフレーム整列
が取り扱われている。そして、フレーム同期において、
性能向上のための状態が設定されており、それによる同
期獲得時間と同期喪失時間とに対するシミュレーション
の結果の値が提示されている。

【００１３】しかしながら、この論文１には、ディジタ
ル送受信システムにおけるフレーム整列による性能向上
のための理想的な状態、とそれに関する論理値とが提示
されているに過ぎず、実質的なフレーム同期技術に関す
る具体的な提示は見られない。

【００１４】さらに他の関連する先行技術論文として、
中国からLin Xiaokangが"ICC'93"で発表した論文"A new
design of the STM-1 frame aligner"（以下、論文２
と称する）が挙げられる。この論文２では、STM-1フレ
ーム構造におけるフレーム同期を検出する内容が記述さ
れており、８個のフレームバイトの中で、A1A1A2パター
ンを検出するために、バイト単位の並列処理方式を利用
し、これによってA1A1A2パターンと受信データとを比較
してフレーム同期を検出する技術が提示されている。

【００１５】しかしながら、論文２では、６個のA1バイ
トと６個のA2バイトに構成されたSTM-1フレームの中
で、A1A1A2フレームパターンを検出するために、バイト
単位の並列処理方式を用いて、155Mbit/s同期信号にお
けるフレーム同期を検出する内容が記述されているに過
ぎない。

【００１６】

【発明が解決しようとする課題】以上に述べたように、
データの量が多く、しかも多重化が高くなっている622M
bit/s伝送装置において、受信データに対するバイト整
列を正確かつ迅速に行ない、しかも、フレーム同期を獲
得する構造を簡単にすることのできる技術は、従来にお
いて存在しなかった。

【００１７】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、受信データに
対するバイト整列を正確にしかも迅速に行ない、併せて
フレーム同期を獲得する構造を簡単にするとともに、バ
イト整列上の誤動作を防止し、フレーム同期機能を安定
化させるバイト整列およびフレーム同期装置を提供する
ことを目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
の本発明の技術的な特徴は、伝送されるデータの受信時
に、バイト整列およびフレーム同期を行う、バイト整列
およびフレーム同期装置において、第１クロックを分周
して第２クロックを生成する分周手段と、前記第１クロ
ックにより８個の入力データを１６個の出力データに拡
張させるデータ幅拡張手段と、前記データ幅拡張手段の
１６個の出力データにより、バイト整列を制御するため
の制御信号であるバイト整列制御信号を生成するバイト
整列制御手段と、前記バイト整列制御信号により、前記
データ幅拡張手段から出力されるデータをバイト整列さ
せるバイト整列手段と、前記バイト整列手段によりバイ
ト整列されたデータのうち２個連続するA1フレームバイ
トを検出して出力信号を出力するA1A1パターン検出手段
と、前記バイト整列手段によりバイト整列されたデータ
のうち２個連続するA2フレームバイトを検出して出力信
号を出力するA2A2パターン検出手段と、前記A1A1パター
ン検出手段の出力信号と、前記A2A2パターン検出手段の
出力信号とのうち、いずれかを選択して出力するパター
ン選択手段と、前記パターン選択手段を通じて出力され
る信号のうち、連続する１２個のA1フレームバイトでな
るA1フレームパターン、かつ、連続する１２個のA2フレ
ームバイトでなるA2フレームパターンが受信されるか否
かを検出する連続パターン検出手段と、前記第２クロッ
クに同期し、前記A2フレームパターンが前記A1フレーム
パターンに続いて連続的に受信されるか否かを検出して
フレームパルス信号を生成するフレームパルス発生手段
と、前記第２クロックに同期し、前記フレームパルス発
生手段から出力される前記フレームパルス信号が連続し
て２度受信されるか否かを検出してフレーム同期信号を
生成するフレーム同期検出手段と、前記第２クロックに
より、前記フレーム同期検出手段から出力される前記フ
レーム同期信号が連続して４度検出されないのか否かを
検出してフレーム同期喪失信号を出力するフレーム同期
喪失検出手段と、前記第２クロックに同期し、前記フレ
ーム同期喪失検出手段から出力される前記フレーム同期
喪失信号が３msecの間、持続するか否かを検出するフレ
ーム同期エラー検出手段と、を備えることを特徴とす
る。

【００１９】

【発明の実施の形態】

＜伝送装置＞622Mbit/s伝送装置においては、基本的に1
25μsecの周期を有するフレームの中で、連続する１２
個のA1バイトと、次いで連続する１２個のA2バイトとに
よって、フレームバイトが構成される。図１は、622Mbi
t/s伝送装置に用いられる実施の形態のバイト整列、フ
レーム同期検出、およびフレーム同期エラー検出を行う
回路の構成を示すブロック図である。

【００２０】図１に示すデータ幅拡張回路１０は、クロ
ック（第１クロック）CK1に応答して、８個の並列ビッ
トＤ１〜Ｄ８を、１６個の並列ビット（第１〜第１６並
列データ）Ｅ１〜Ｅ１６へと変換して出力する。バイト
整列制御回路１１０は、これらの１６個の並列ビットＥ
１〜Ｅ１６から、バイト整列のために必要な制御信号で
あるバイト整列制御信号Ｂ１〜Ｂ８を、クロックCK1に
同期して生成し、バイト整列回路２０へと送出する。

【００２１】バイト整列回路２０は、バイト整列制御信
号Ｂ１〜Ｂ８にもとづいて、１６個の並列ビットＥ１〜
Ｅ１６に対して、バイト整列を実行する。A1A1パターン
検出回路１１９は、バイト整列回路２０より出力される
１６個のバイト整列された信号Ｇ１〜Ｇ１６から、連続
する２個のA1バイトを検出する。また、A2A2パターン検
出回路１２９は、１６個のバイト整列された信号Ｇ１〜
Ｇ１６から、連続する２個のA2バイトを検出する。

【００２２】パターン選択回路１４０は、A1A1パターン
検出回路１１９の出力と、A2A2パターン検出回路１２９
の出力との間で、いずれかを選択し、信号SELOUTとして
出力する。連続パターン検出回路１５０は、信号SELOUT
から、連続する６個のA1A1パターンまたは連続する６個
のA2A2パターンが受信されるかどうかを検出し、A1/A2
連続パターン信号12A1/A2を出力する。

【００２３】フレームパルス発生回路１６０は、A1/A2
連続パターン信号12A1/A2にもとづいて、連続する６個
のA1A1パターンにおいて連続する６個のA2A2パターンが
受信されるかどうかを検出し、フレームパルス信号FRP
を出力する。また、フレーム同期検出回路１７０は、フ
レームパルス信号FRPが連続して２度受信されるかどう
かを検出して、フレーム同期信号FRSYNCを生成する。

【００２４】フレーム同期喪失検出回路１９０は、フレ
ーム同期信号FRSYNCが連続して４度受信されないかどう
かを検出して、フレーム同期喪失信号ooFを生成する。
また、フレーム同期エラー検出回路１８０は、フレーム
同期喪失信号ooFが、３msecの間にわたって、連続する
かどうかを検出して、フレーム同期エラー信号LOFを生
成する。さらに、分周回路２００は、クロックCK1を２
分周して、クロック（第２クロック）CK2を生成する。

【００２５】＜データ幅拡張回路１０の構成＞つぎに、
実施の形態のバイト整列およびフレーム同期装置を構成
する構成要素のそれぞれについて、図面を参照しつつ、
より詳しく説明する。図２は、データ幅拡張回路１０の
構成を示す回路図である。図２に示すように、データ幅
拡張回路１０には、互いに並列の関係にある８個のフリ
ップフロップ（第１〜第８フリップフロップ）１〜８、
および、互いに並列の関係にある８個のフリップフロッ
プ（第９〜第１６フリップフロップ）１１〜１８が備わ
っている。これら１６個のフリップフロップ１〜８，１
１〜１８は、いずれも、Ｄ−フリップフロップとして構
成されている。

【００２６】８個のフリップフロップ１〜８には、８個
の並列ビットＤ１〜Ｄ８が、それぞれ入力される。そし
て、これらのフリップフロップ１〜８は、クロックCK1
に同期して動作し、８個の並列ビット（第９〜第１６並
列データ）Ｅ９〜Ｅ１６をそれぞれ出力する。これに対
して、別の８個のフリップフロップ１１〜１８には、並
列ビットＥ９〜Ｅ１６が入力される。そして、これらの
フリップフロップ１１〜１８は、クロックCK1に同期し
て動作し、８個の並列ビット（第１〜第８並列データ）
Ｅ１〜Ｅ８を、それぞれ出力する。

【００２７】なお、フリップフロップ１〜８，１１〜１
８のリセット端子RSBには、リセット信号RSTBが入力さ
れる。リセット信号RSTBは、電源が印加された後にリセ
ットを解除するように入力される。

【００２８】＜バイト整列回路２０の構成＞図３は、バ
イト整列回路２０の構成を示す回路図である。図３に示
すように、バイト整列回路２０には、８個の第１〜第８
バッファ群、８個のフリップフロップ（第１７〜第２４
フリップフロップ）２９〜９９、および、８個のフリッ
プフロップ（第２５〜第３２フリップフロップ）１０１
〜１０８が備わっている。１６個のフリップフロップ２
９〜９９，１０１〜１０８は、いずれもＤ−フリップフ
ロップとして構成されている。

【００２９】８個の第１〜第８バッファ群の各々には、
８個のトライステートバッファが備わっている。すなわ
ち、第１バッファ群には、トライステートバッファ（第
１〜第８トライステートバッファ）２１〜２９が備わ
り、第２バッファ群には、トライステートバッファ（第
１〜第８トライステートバッファ）３１〜３９が備わ
り、以下同様にして、第８バッファ群には、トライステ
ートバッファ（第１〜第８トライステートバッファ）９
１〜９８が備わっている。

【００３０】第１バッファ群に属するトライステートバ
ッファ２１〜２９には、データ幅拡張回路１０から出力
される並列ビットＥ１〜Ｅ１６の中の、並列ビットＥ１
〜Ｅ８が、入力信号としてそれぞれ入力される。トライ
ステートバッファ２１〜２９の各々には、さらに、バイ
ト整列制御回路１１０から送出されるバイト整列制御信
号Ｂ１〜Ｂ８の中のバイト整列制御信号Ｂ１が、制御信
号として入力される。すなわち、トライステートバッフ
ァ２１〜２９は、バイト整列制御信号Ｂ１に応答して、
並列ビットＥ１〜Ｅ８をそれぞれバッファリング（buff
ering）して出力するか、あるいは、出力をハイインピ
ーダンス状態とする。

【００３１】同様に、第２バッファ群に属するトライス
テートバッファ３１〜３９には、並列ビットＥ１〜Ｅ１
６の中の、並列ビットＥ２〜Ｅ９が、入力信号としてそ
れぞれ入力されるとともに、バイト整列制御信号Ｂ１〜
Ｂ８の中のバイト整列制御信号Ｂ２が、制御信号として
入力される。

【００３２】以下同様にして、並列ビットＥ１〜Ｅ１
６、および、バイト整列制御信号Ｂ１〜Ｂ８の中から順
次ずらして、８個の並列ビットと１個のバイト整列制御
信号とが、第８バッファ群までの各バッファ群へと入力
される。そうして、第８バッファ群に属するトライステ
ートバッファ９１〜９９には、並列ビットＥ１〜Ｅ１６
の中の、並列ビットＥ８〜Ｅ１５が、入力信号としてそ
れぞれ入力されるとともに、バイト整列制御信号Ｂ１〜
Ｂ８の中のバイト整列制御信号Ｂ８が、制御信号として
入力される。

【００３３】第１〜第８バッファ群の各々に属する８個
のトライステートバッファの出力は、８個のフリップフ
ロップ２９〜９９へと、それぞれ入力される。すなわ
ち、第１〜第８バッファ群にそれぞれ属する、８個のト
ライステートバッファ２１，３１，・・・，９１の出力
は、フリップフロップ２９へと共通に入力される。ま
た、第１〜第８バッファ群にそれぞれ属する、８個のト
ライステートバッファ２２，３２，・・・，９２の出力
は、フリップフロップ３９へと共通に入力される。

【００３４】以下、同様に一つずつ順にずらして、第１
〜第８バッファ群にそれぞれ属する、８個のトライステ
ートバッファの出力が、８個のフリップフロップ２９〜
９９の一つへと共通に入力される。そうして、第１〜第
８バッファ群にそれぞれ属する、８個のトライステート
バッファ２８，３８，・・・，９８の出力は、フリップフ
ロップ９９へと共通に入力される。

【００３５】８個のフリップフロップ２９〜９９は、入
力されたデータ信号を、クロックCK1ごとに１ビットず
つシフト（shift）し、並列データ（第２５〜第３２並
列データ）Ｇ９〜Ｇ１６として、８個のフリップフロッ
プ１０１〜１０８へ、それぞれ入力する。８個のフリッ
プフロップ１０１〜１０８は、入力された並列データＧ
９〜Ｇ１６を、クロックCK1ごとに１ビットずつシフト
し、並列データ（第１７〜第２４並列データ）Ｇ１〜Ｇ
８として、それぞれ出力する。

【００３６】なお、フリップフロップ２９〜９９，１０
１〜１０８のリセット端子RSBには、リセット信号RSTB
が入力される。

【００３７】＜バイト整列制御回路１１０の構成＞図４
は、バイト整列制御回路１１０の構成を示す回路図であ
る。図４に示すように、バイト整列制御回路１１０に
は、８個のアンドゲート（第１〜第８アンドゲート）１
１１〜１１８、８個のフリップフロップ（第３３〜第４
０フリップフロップ）１２１〜１２８、および、回路ブ
ロック１３０が備わっている。

【００３８】アンドゲート１１１〜１１８の各々には、
データ幅拡張回路１０から出力される並列ビットＥ１〜
Ｅ１６の中の、８個の並列ビットが、順にずらして入力
される。すなわち、アンドゲート１１１には、並列ビッ
トＥ１〜Ｅ８が入力され、アンドゲート１１２には、並
列ビットＥ２〜Ｅ９が入力される。以下同様にして、ア
ンドゲート１１８には、並列ビットＥ８〜Ｅ１５が入力
される。アンドゲート１１１〜１１８は、各々に入力さ
れる８個の並列ビットが、A1（=11110110）に一致する
のかどうかを表現する信号を、比較信号（第１〜第８比
較信号）Ｈ１〜Ｈ８として、それぞれ出力する。

【００３９】８個のフリップフロップ１２１〜１２８
は、いずれも、二つのデータ入力端子Ａ，Ｂを有する多
重Ｄ−フリップフロップ（Multiplexed D-flip flop）
として構成されている）。そして、フリップフロップ１
２１〜１２８の各々は、選択信号として選択入力端子Ｓ
へ入力される後述するA1パターン検出制御信号CONに応
じて、二つの入力端子Ａ，Ｂのいずれかを入力として選
択するとともに、クロックCK1に同期して動作する。

【００４０】フリップフロップ１２１〜１２８の一方入
力端子Ａには、比較信号Ｈ１〜Ｈ８が、それぞれ入力さ
れる。フリップフロップ１２１〜１２８の出力端子Ｑか
ら出力される信号は、それぞれバイト整列制御信号Ｂ１
〜Ｂ８に相当する。そして、フリップフロップ１２１〜
１２８の他方入力端子Ｂには、出力端子Ｑの信号、すな
わちバイト整列制御信号Ｂ１〜Ｂ８が、それぞれ帰還
（フィードバック）される。

【００４１】バイト整列制御回路１１０は、フレーム同
期喪失検出回路１９０からフレーム同期喪失信号ooFが
発生するか否かを検出し、連続パターン検出回路１５０
から出力されるA1／A2連続パターン信号12A1/A2、フレ
ームパルス発生回路１６０から出力されるフレームパル
ス信号FRP、および、フレーム同期検出回路１７０から
出力されるフレーム同期信号FRSYNCが発生するごとに、
フリップフロップ１２１〜１２８の出力を、以前の出力
値としてのバイト整列制御信号Ｂ１〜Ｂ８の値に維持さ
せる。

【００４２】そのために、回路ブロック１３０には、オ
アゲート（OR gate；第１オアゲート）１３１、ノアゲ
ート（NOR gate；第１，第２ノアゲート）１３８，１３
３、アンドゲート（第９アンドゲート）１３４、フリッ
プフロップ（第４１，第４２，第４３フリップフロッ
プ）１３６，１３５，１３２、および、タイマ（第１タ
イマ）１３７が、備わっている。

【００４３】これらの中で、フリップフロップ１３５，
１３６は、Ｄ−フリップフロップとして構成され、フリ
ップフロップ１３２は、二つのデータ入力端子Ａ，Ｂを
有する多重Ｄ−フリップフロップとして構成されてい
る）。そして、３個のフリップフロップ１３２，１３
５，１３６は、いずれも、クロックCK1に同期して動作
する。フリップフロップ１３６には、フレーム同期喪失
信号ooFが入力され、フリップフロップ１３５には、フ
リップフロップ１３６の出力信号が入力される。

【００４４】アンドゲート１３４は、フリップフロップ
１３６の出力信号とフリップフロップ１３５の出力信号
の論理積を算出し、出力する。アンドゲート１３４の出
力信号は、ノアゲート１３３の一方入力へと入力され
る。

【００４５】ノアゲート１３８は、リセット信号RSTB、
フレームパルス発生回路１６０から出力されるフレーム
パルス信号FRP、および、連続パターン検出回路１５０
から出力されるA1/A2連続パターン信号12A1/A2の論理和
の反転値を算出し出力する。ノアゲート１３８の出力信
号は、タイマ１３７のリセット端子RSBへと入力され
る。

【００４６】タイマ１３７には、クロックCK1が入力さ
れる。そして、タイマ１３７は、ノアゲート１３８の出
力信号がリセットを解除されてから、クロックCK1の周
期で9721番目に達したときに、信号を出力する。タイマ
１３７の出力信号は、ノアゲート１３３の他方入力へと
入力される。

【００４７】ノアゲート１３３は、アンドゲート１３４
とタイマ１３７の双方の出力信号の論理和の反転値を算
出し出力する。ノアゲート１３３の出力信号は、フリッ
プフロップ１３２のリセット端子RSBへと入力される。

【００４８】オアゲート１３１は、A1/A2連続パターン
信号12A1/A2、フレームパルス信号FRP、および、フレー
ム同期信号FRSYNCの論理和を算出して出力する。オアゲ
ート１３１の出力信号は、フリップフロップ１３２の選
択入力端子Ｓへ選択信号として入力される。

【００４９】フリップフロップ１３２の一方入力端子Ａ
には、その出力信号が帰還される。また、他方入力端子
Ｂには、ハイレベルの値が入力される。また、フリップ
フロップ１３２は、ノアゲート１３３の出力信号によっ
てリセットされ、オアゲート１３１の出力信号に応じ
て、二入力端子Ａ，Ｂのいずれかを、入力として選択す
る。その結果、フリップフロップ１３２の出力端子Ｑか
らは、A1パターン検出制御信号CONが、出力信号として
得られる。

【００５０】なお、フリップフロップ１２１〜１２８，
１３５，１３６のリセット端子RSBにも、リセット信号R
STBが入力される。

【００５１】＜パターン選択回路１４０の構成＞図５
は、パターン選択回路１４０、および、これに結合する
A1A1パターン検出回路１１９とA2A2パターン検出回路１
２９の構成を示す回路図である。図５に示すように、A1
A1パターン検出回路１１９およびA2A2パターン検出回路
１２９は、ともに、アンドゲート（それぞれ、第１０お
よび第１１アンドゲート）で構成される。

【００５２】A1A1パターン検出回路１１９を構成するア
ンドゲートは、バイト整列回路２０から出力される並列
データＧ１〜Ｇ１６が、A1A1パターンと一致するかどう
かを検出する。また、A2A2パターン検出回路１２９を構
成するアンドゲートは、並列データＧ１〜Ｇ１６が、A2
A2パターンと一致するかどうかを検出する。

【００５３】パターン選択回路１４０には、アンドゲー
ト（第１２〜第１４アンドゲート）１４６，１４１，１
４７、ノアゲート（第３，第４ノアゲート）１４２，１
４８、カウンタ（第１，第２カウンタ）１４３，１４
９、多重化器（MUX；第１多重化器）１４４、および、
フリップフロップ（第４４フリップフロップ）１４５が
備わっている。カウンタ１４３，１４９は、いずれも、
３ビットカウンタとして構成されている。また、フリッ
プフロップ１４５は、Ｄ−フリップフロップとして構成
されている。

【００５４】パターン選択回路１４０の一つの機能は、
A1A1パターン検出回路１１９の出力信号と、A2A2パター
ン検出回路１２９の出力信号のいずれかを選択し、信号
SELOUTとして出力することである。多重化器１４４、フ
リップフロップ１４５、および、アンドゲート１４６
は、この目的のために設けられている。

【００５５】アンドゲート１４６は、フレームパルス信
号FRP、フレーム同期信号FRSYNC、および、リセット信
号RSTBの論理積を算出して出力する。フリップフロップ
１４５は、A1/A2連続パターン信号12A1/A2に同期して動
作する。フリップフロップ１４５のデータ入力にはハイ
レベルが入力され、その出力信号は多重化器１４４の選
択入力端子Ｓへと入力されている。

【００５６】多重化器１４４の二つのデータ入力端子
Ａ，Ｂには、それぞれ、A1A1パターン検出回路１１９お
よびA2A2パターン検出回路１２９の出力信号が入力され
る。そして、多重化器１４４は、フリップフロップ１４
５の出力信号に応じて、二入力端子Ａ，Ｂのいずれかを
選択して、信号SELOUTとして出力する。

【００５７】パターン選択回路１４０のもう一つの機能
は、A1A1パターンが連続して７度発生するエラーを検出
して、エラー検出信号A1ERRを出力することである。ア
ンドゲート１４１、ノアゲート１４２、および、カウン
タ１４３は、この目的のために設けられている。

【００５８】カウンタ１４３のイネーブル入力端子ENに
は、A1A1パターン検出回路１１９の出力信号が入力さ
れ、リセット端子RSBにはノアゲート１４２の出力信号
が入力される。そして、クロックCK2に同期して計数が
行われ、計数値が二進数で"111"になったときに出力さ
れる信号が、アンドゲート１４１の一方入力へと入力さ
れる。さらに、アンドゲート１４１の他方入力には、A1
A1パターン検出回路１１９の出力信号が入力される。

【００５９】また、アンドゲート１４１の出力信号は、
ノアゲート１４２の一方入力へと帰還され、ノアゲート
１４２の他方入力には、リセット信号RSTBが入力され
る。その結果、アンドゲート１４１からは、エラー検出
信号A1ERRが、出力信号として得られる。

【００６０】パターン選択回路１４０の、さらに別の機
能は、A2A2パターンが連続して７度発生するエラーを検
出して、エラー検出信号A2ERRを出力することである。
アンドゲート１４７、ノアゲート１４８、および、カウ
ンタ１４９は、この目的のために設けられている。

【００６１】カウンタ１４９のイネーブル入力端子ENに
は、A2A2パターン検出回路１２９の出力信号が入力さ
れ、リセット端子RSBにはノアゲート１４８の出力信号
が入力される。そして、クロックCK2に同期して計数が
行われ、計数値が"111"になったときに出力される信号
が、アンドゲート１４７の一方入力へと入力される。さ
らに、アンドゲート１４７の他方入力には、A2A2パター
ン検出回路１２９の出力信号が入力される。

【００６２】また、アンドゲート１４７の出力信号は、
ノアゲート１４８の一方入力へと帰還され、ノアゲート
１４８の他方入力には、リセット信号RSTBが入力され
る。その結果、アンドゲート１４７からは、エラー検出
信号A2ERRが、出力信号として得られる。

【００６３】＜連続パターン検出回路１５０、および関
連する回路の構成＞図６は、連続パターン検出回路１５
０、フレームパルス発生回路１６０、および、フレーム
同期検出回路１７０の構成を示す回路図である。

【００６４】連続パターン検出回路１５０は、A1A1パタ
ーンが連続して６度検出されるか、あるいは、A2A2パタ
ーンが連続して６度検出されるか否かを検出して、A1/A
2連続パターン信号12A1/A2を出力する。このために、連
続パターン検出回路１５０には、カウンタ（第３カウン
タ）１５２、および、ノアゲート（第５ノアゲート）１
５１が備わっている。

【００６５】ノアゲート１５１には、リセット信号RST
B、フレームパルス発生回路１６０からのフレームパル
ス信号FRP、フレーム同期検出回路１７０からのフレー
ム同期信号FRSYNC、および、パターン選択回路１４０か
らのエラー検出信号A1ERR，A2ERRが入力されるととも
に、カウンタ１５２からのA1/A2連続パターン信号12A1/
A2が帰還される。そして、ノアゲート１５１の出力信号
は、カウンタ１５２のリセット端子RSBへと入力され
る。

【００６６】カウンタ１５２は３ビットカウンタとして
構成され、そのイネーブル入力端子ENにはパターン選択
回路１４０からの信号SELOUTが入力される。そして、カ
ウンタ１５２では、クロックCK2に同期して計数が行わ
れ、計数値が"110"に達したときに、出力信号がA1/A2連
続パターン信号12A1/A2として出力される。

【００６７】フレームパルス発生回路１６０は、A1A1パ
ターンが連続して６度検出され、続いてA2A2パターンが
連続して６度検出されるかどうかを検出して、フレーム
パルス信号FRPを出力する。このために、フレームパル
ス発生回路１６０には、アンドゲート（第１５アンドゲ
ート）１６１、および、カウンタ（第４カウンタ）１６
２が備わっている。

【００６８】アンドゲート１６１には、フレーム同期信
号FRSYNC、および、リセット信号RSTBが入力されるとと
もに、カウンタ１６２の出力信号が帰還される。そし
て、アンドゲート１６１の出力信号は、カウンタ１６２
のリセット端子RSBへ入力される。２ビットカウンタと
して構成されるカウンタ１６２には、A1/A2連続パター
ン信号12A1/A2が入力される。カウンタ１６２では、ク
ロックCK2に同期して計数が行われ、計数値が"10"に達
したときに、出力信号が出力される。その結果、カウン
タ１６２からは、フレームパルス信号FRPが、出力信号
として得られる。

【００６９】フレーム同期検出回路１７０は、フレーム
パルス信号FRPが連続して２度検出されるか否かを検出
して、フレーム同期信号FRSYNCを出力する。このため
に、フレーム同期検出回路１７０には、アンドゲート
（第１６アンドゲート）１７１、および、カウンタ（第
５カウンタ）１７２が備わっている。

【００７０】アンドゲート１７１には、リセット信号RS
TBが入力されるとともに、カウンタ１７２の出力信号が
帰還される。そして、アンドゲート１７１の出力信号
は、カウンタ１７２のリセット端子RSBへ入力される。
３ビットカウンタとして構成されるカウンタ１７２に
は、フレームパルス信号FRPが入力される。カウンタ１
７２では、クロックCK2に同期して計数が行われ、計数
値が"10"に達したときに、出力信号が出力される。その
結果、カウンタ１７２からは、フレーム同期信号FRSYNC
が、出力信号として得られる。

【００７１】＜フレーム同期エラー検出回路１８０、お
よび関連する回路の構成＞図７は、フレーム同期エラー
検出回路１８０、および、フレーム同期喪失検出回路１
９０の構成を示す回路図である。フレーム同期エラー検
出回路１８０は、フレーム同期喪失検出回路１９０が出
力するフレーム同期喪失信号ooFが、連続して３msecの
間、持続するかどうかを検出して、フレーム同期エラー
信号LOFを生成する。

【００７２】このために、フレーム同期エラー検出回路
１８０には、カウンタ（第６カウンタ）１８４、ナンド
ゲート（NAND gate；第１ナンドゲート）１８７、ノア
ゲート（第６ノアゲート）１８５、２個のアンドゲート
（第１７，第１８アンドゲート）１８３，１８９、タイ
マ（第２タイマ）１８６、多重化器（第２多重化器）１
８２、および、２個のフリップフロップ（第４５，第４
６フリップフロップ）１８１，１８８が備わっている。
フリップフロップ１８１，１８８は、Ｄ−フリップフロ
ップとして構成されている。

【００７３】一方、フレーム同期喪失検出回路１９０
は、フレーム同期検出回路１７０が出力するフレーム同
期信号FRSYNCが、連続して４度発生しないかどうかを検
出して、フレーム同期喪失信号ooFを生成する。

【００７４】このために、フレーム同期喪失検出回路１
９０には、カウンタ（第７カウンター）１９５、ナンド
ゲート（第２ナンドゲート）１９４、タイマ（第３タイ
マ）１９７、２個のオアゲート（OR gate；第２，第３
オアゲート）１９３，１９６、ノアゲート（第７ノアゲ
ート）１９８、多重化器（第３多重化器）１９２、およ
び、フリップフロップ（第４７フリップフロップ）１９
１が備わっている。フリップフロップ１９１は、Ｄ−フ
リップフロップとして構成されている。

【００７５】フリップフロップ１８８は、クロックCK2
に同期して動作する。フリップフロップ１８８のデータ
入力には、フレーム同期喪失検出回路１９０からのフレ
ーム同期喪失信号ooFが入力され、その出力信号はナン
ドゲート１８７の一方入力へと入力されている。また、
フリップフロップ１８８のリセット端子RSBには、リセ
ット信号RSTBが入力される。

【００７６】ナンドゲート１８７の他方入力には、フレ
ーム同期喪失信号ooFが入力されている。そして、ナン
ドゲート１８７は、二つの入力信号の論理積の反転値を
算出して出力する。アンドゲート１８９は、ナンドゲー
ト１８７の出力信号とリセット信号RSTBの論理積を算出
して出力する。アンドゲート１８９の出力信号は、タイ
マ１８６のリセット端子RSBへと入力される。

【００７７】タイマ１８６は、３msecタイマとして構成
されており、クロックCK2にもとづいて時間の計測を行
う。そして、タイマ１８６は、アンドゲート１８９の出
力信号がリセットを解除されてから、３msecに達したと
きに信号を出力する。タイマ１８６の出力信号は、多重
化器１８２の選択入力端子Ｓへと入力される。

【００７８】多重化器１８２の二つのデータ入力端子
Ａ，Ｂには、それぞれ、フリップフロップ１８１の出力
信号、および、ハイレベルの値が入力される。そして、
多重化器１８２は、タイマ１８６の出力信号に応じて、
二入力端子Ａ，Ｂのいずれかを選択し、出力信号として
出力する。

【００７９】フリップフロップ１８１は、クロックCK2
に同期して動作する。フリップフロップ１８１のデータ
入力には多重化器１８２の出力信号が入力され、その出
力信号は、既述したように、多重化器１８２のデータ入
力端子Ａへと帰還されている。

【００８０】５ビットカウンタとして構成されるカウン
タ１８４のイネーブル入力端子ENには、フレーム同期検
出回路１７０からのフレーム同期信号FRSYNCが入力され
る。カウンタ１８４では、クロックCK2に同期して計数
が行われる。そして、計数値が"11000"に達したときに
出力される出力信号が、アンドゲート１８３の一方入力
と、ノアゲート１８５の一方入力とに入力される。

【００８１】また、計数値が"10"に達したときに出力さ
れる出力信号は、フレーム同期喪失検出回路１９０のオ
アゲート１９３の一方入力へと入力される。アンドゲー
ト１８３の他方入力にはリセット信号RSTBが入力され、
その出力信号は、フリップフロップ１８１のリセット端
子RSBへと入力される。また、ノアゲート１８５の他方
入力にも、リセット信号RSTBが入力され、その出力信号
は、カウンタ１８４のリセット端子RSBへと入力され
る。

【００８２】ノアゲート１９８は、フレーム同期信号FR
SYNCとリセット信号RSTBの論理和の反転値を算出して出
力する。その出力信号は、タイマ１９７のリセット端子
RSBへと入力される。タイマ１９７は、１２５μsecタイ
マとして構成されており、クロックCK2にもとづいて時
間の計測を行う。そして、タイマ１９７は、ノアゲート
１９８の出力信号がリセットを解除されてから、１２５
μsecに達したときに、信号を出力する。タイマ１９７
の出力信号は、カウンタ１９５のクロック入力端子へと
入力される。

【００８３】３ビットカウンタとして構成されるカウン
タ１９５のイネーブル入力端子ENには、ハイレベルの値
が入力されている。カウンタ１９５では、タイマ１９７
の出力信号に同期して計数が行われる。そして、計数値
が"001"、"010"、"011"、"100"に達したときに出力され
る出力信号が、ナンドゲート１９４へと入力される。ナ
ンドゲート１９４には、さらに、フレームパルス発生回
路１６０からのフレームパルス信号FRPが入力される。

【００８４】ナンドゲート１９４の出力信号は、オアゲ
ート１９３の他方入力へと入力されるとともに、オアゲ
ート１９６の一方入力へと入力される。オアゲート１９
６の他方入力には、リセット信号RSTBが入力され、その
出力信号は、カウンタ１９５のリセット端子RSBへと入
力される。

【００８５】オアゲート１９３の出力信号は、多重化器
１９２の選択入力端子Ｓへと入力されている。多重化器
１９２の二つのデータ入力端子Ａ，Ｂには、それぞれ、
ハイレベルの値、および、フリップフロップ１９１の出
力信号が入力される。そして、多重化器１９２は、オア
ゲート１９３の出力信号に応じて、二入力端子Ａ，Ｂの
いずれかを選択し、出力信号として出力する。

【００８６】フリップフロップ１９１は、クロックCK2
に同期して動作する。フリップフロップ１９１のデータ
入力には多重化器１９２の出力信号が入力され、その出
力信号は、すでに述べたように、多重化器１９２のデー
タ入力端子Ｂへと帰還されるとともに、フリップフロッ
プ１８８のデータ入力、および、ナンドゲート１８７の
一方入力へと入力される。

【００８７】フレーム同期エラー検出回路１８０および
フレーム同期喪失検出回路１９０は、以上のように構成
されるので、フリップフロップ１９１の出力信号とし
て、フレーム同期喪失信号ooFが得られ、フリップフロ
ップ１８１の出力信号として、フレーム同期エラー信号
LOFが得られる。

【００８８】＜データ幅拡張回路１０の動作＞つぎに、
データ幅拡張回路１０の動作について説明する。図２に
戻って、電源がオン（ON）すると、論理値"０"のリセッ
ト信号RSTBが、フリップフロップ１〜８，１１〜１８の
各々のリセット端子RSBに入力されることによって、そ
れらのすべては、論理値”０”を保持することになる。
そして、リセット信号RSTBは、所定の時間が経過した後
に、論理値”１”となる。

【００８９】図８〜図１０のタイミングチャートに示す
ように、ビット単位に同期化された並列ビットＤ１〜Ｄ
８は、クロックCK1の入力に応じて動作するフリップフ
ロップ１〜８により、クロックCK1ごとに１ビットずつ
シフトし、８ビットの並列ビットＥ９〜Ｅ１６へ変換さ
れる。

【００９０】クロックCK1により１ビットずつシフトさ
れた８ビットの並列ビットＥ９〜Ｅ１６は、クロックCK
1の入力に応じて動作するフリップフロップ１１〜１８
により、クロックCK1ごとに１ビットずつシフトし、８
ビットの並列ビットＥ１〜Ｅ８へと変換される。

【００９１】＜バイト整列回路２０の動作＞つぎに、バ
イト整列回路２０の動作について説明する。図３に戻っ
て、電源がオンすると、論理値"０"のリセット信号RSTB
が、フリップフロップ２９〜９９，１０１〜１０８の各
々のリセット端子RSBに入力されることによって、それ
らのすべては、論理値”０”を保持することになる。そ
して、リセット信号RSTBは、所定の時間が経過した後
に、論理値”１”となる。

【００９２】図９〜図１１のタイミングチャートに示す
ように、バイト整列制御回路１１０が生成するバイト整
列制御信号Ｂ１〜Ｂ８により、データ幅拡張回路１０か
らの並列ビットＥ１〜Ｅ１６の中の、８個のビットが選
択的にイネーブル（enable）される。そして、クロック
CK1の入力に応じて動作するフリップフロップ２９〜９
９により、クロックCK1ごとに１ビットずつシフトし
て、８ビットの並列データＧ９〜Ｇ１６へと変換され
る。

【００９３】図１１および図１２のタイミングチャート
に示すように、クロックCK1により１ビットずつシフト
された８ビットの並列データＧ９〜Ｇ１６は、クロック
CK1の入力に応じて動作するフリップフロップ１０１〜
１０８により、クロックCK1ごとに１ビットずつシフト
して、８ビットの並列データＧ１〜Ｇ８へと変換され
る。

【００９４】＜バイト整列制御回路１１０の動作＞つぎ
に、バイト整列制御回路１１０の動作について説明す
る。図４に戻って、電源がオンすると、論理値"０"のリ
セット信号RSTBが、フリップフロップ１２１〜１２８，
１３２，１３５，１３６、および、タイマ１３７の各々
のリセット端子RSBに入力されることによって、それら
のすべては、論理値”０”を保持することになる。そし
て、リセット信号RSTBは、所定の時間が経過した後に、
論理値”１”となる。

【００９５】連続する１２個のA1フレームが発生した
り、連続する１２個のA2フレームが発生した場合、そし
て、フレームパルス信号FRPによって初期化されるタイ
マ１３７がクロックCK1の周期で、９７２１番目になる
場合、また、フレーム同期喪失信号ooFが発生した場合
に、フリップフロップ１３２が初期化される。このフリ
ップフロップ１３２の出力信号であるA1パターン検出制
御信号CONは、クロックCK1に同期して動作するフリップ
フロップ１２１〜１２８を制御する。

【００９６】アンドゲート１１１〜１１８により、デー
タ幅拡張回路１０の出力である並列ビットＥ１〜Ｅ１６
の中の８個の出力が、A1パターンと一致するかどうかの
検出が行われる。そして、フリップフロップ１２１〜１
２８を通じて、バイト整列制御信号Ｂ１〜Ｂ８が出力さ
れる。

【００９７】＜パターン選択回路１４０の動作＞つぎ
に、パターン選択回路１４０の動作について説明する。
図５に示すように、電源がオンすると、論理値"０"のリ
セット信号RSTBが、カウンタ１４３，１４９、および、
フリップフロップ１４５の各々のリセット端子RSBに入
力されることによって、それらのすべては、論理値”
０”を保持することになる。そして、リセット信号RSTB
は、所定の時間が経過した後に、論理値”１”となる。

【００９８】フリップフロップ２９〜９９，１０１〜１
０８の出力信号である並列データＧ１〜Ｇ１６から、A1
A1パターンが検出されるか、あるいは、A2A2パターンが
検出されるかどうかを検索する多重化器１４４によっ
て、選択された信号が信号SELOUTとして出力される。連
続する１２個のA1フレームが発生したり、連続する１２
個のA2フレームが発生するたびに、多重化器１４４の入
力が選択される。

【００９９】カウンタ１４３は、A1A1パターンが連続し
て７度発生すれば、エラー検出信号A1ERRを発生させ、
併せてカウンタ１４３自身を初期化する。また、カウン
タ１４９は、A2A2パターンが連続して７度発生すれば、
エラー検出信号A2ERRを発生させ、併せてカウンタ１４
９自身を初期化する。

【０１００】＜連続パターン検出回路１５０、その他の
動作＞つぎに、連続パターン検出回路１５０、フレーム
パルス発生回路１６０、および、フレーム同期検出回路
１７０の動作について説明する。図６に示すように、電
源がオンすると、論理値"０"のリセット信号RSTBが、カ
ウンタ１５２，１６２，１７２の各々のリセット端子RS
Bに入力されることによって、それらのすべては、論理
値”０”を保持することになる。そして、リセット信号
RSTBは、所定の時間が経過した後に、論理値”１”とな
る。

【０１０１】カウンタ１５２は、エラー検出信号A1ERR
が発生するとき、エラー検出信号A2ERRが発生すると
き、フレームパルス信号FRPが発生するとき、あるい
は、フレーム同期信号FRSYNCが発生するときに、初期化
される。また、カウンタ１６２は、フレームパルス信号
FRPが発生したり、フレーム同期信号FRSYNCが発生した
ときに、初期化される。さらに、カウンタ１７２は、フ
レーム同期信号FRSYNCが発生すれば初期化される。

【０１０２】図１３および図１４のタイミングチャート
に示すように、多重化器１４４の出力信号である信号SE
LOUTが、論理値”１”になるたびに、カウンタ１５２が
イネーブルさせられる。そして、カウンタ１５２は、計
数値が値”１２”になると、A1/A2連続パターン信号12A
1/A2として、論理値”１”のパルス信号を出力する。

【０１０３】カウンタ１５２の出力信号であるA1/A2連
続パターン信号12A1/A2が論理値”１”になるたびに、
カウンタ１６２はイネーブルさせられる。そして、カウ
ンタ１６２は、計数値が値”２”になると、フレームパ
ルス信号FRPを発生する。

【０１０４】フレームパルス信号FRPが論理値”１”に
なるたびに、カウンタ１７２はイネーブルさせられる。
そして、カウンタ１７２は、計数値が値”２”になる
と、フレーム同期信号FRSYNCを発生する。

【０１０５】＜フレーム同期エラー検出回路１８０、そ
の他の動作＞つぎに、フレーム同期エラー検出回路１８
０、および、フレーム同期喪失検出回路１９０の動作に
ついて説明する。図７に戻って、電源がオンすると、論
理値"０"のリセット信号RSTBが、カウンタ１８４，１９
５、タイマ１８６，１９７、および、フリップフロップ
１８１，１８８，１９１の各々のリセット端子RSBに入
力されることによって、それらのすべては、論理値”
０”を保持することになる。そして、リセット信号RSTB
は、所定の時間が経過した後に、論理値”１”となる。

【０１０６】図１５のタイミングチャートに示すよう
に、フレーム同期喪失検出回路１９０は、タイマ１９７
から１２５μsecごとに発生するパルスによって、フレ
ーム同期信号FRSYNCが、連続した４フレームの間で発生
しないことを検出し、フレーム同期喪失信号ooFを発生
する。

【０１０７】また、フレーム同期エラー検出回路１８０
は、タイマ１８６とカウンタ１８４とを用いて、フレー
ム同期喪失信号ooFが、３msecの間にわたって持続する
かどうかを検出し、フレーム同期エラー信号LOFを出力
する。

【０１０８】以上に説明した、本発明の好ましい実施の
形態では、直−並列変換された受信データに対してバイ
ト整列が行われるので、受信データに対するバイト整列
が正確にしかも迅速に行われ、併せてフレーム同期を獲
得する構造も簡単となる。さらに、フレーム同期過程か
ら得られる信号を利用することによって、バイト整列上
の誤動作が防止されるとともに、フレーム同期機能の安
定化も実現する。

【０１０９】すなわち、非常に迅速にバイトを整列する
ことができ、エラーの補正機能を強化し、フレームパタ
ーンと類似する受信エラーに強いバイト整列機能を行う
ことが可能であり、また、低速のクロックを用いたフレ
ーム同期獲得機能を行うため、具現が容易で消費電力を
低減することができ、性能および経済性が向上する。

【０１１０】

【発明の効果】以上の好ましい実施の形態を通じて説明
した本発明によれば、次のような効果が得られる。

【０１１１】まず第１に、バイト整列を非常に迅速に行
ない、フレーム同期過程における出力をバイト整列に適
用することによって、類似パターンによるバイト整列エ
ラーを確実に防止することができる。第２に、フレーム
同期喪失状態およびフレーム同期エラー状態を検出し
て、バイト整列およびフレーム同期機能の性能を向上さ
せることができる。さらに第３に、受信されるデータを
並列に処理することによって、低速のクロックを用いる
フレーム同期装置の電力の消耗を軽減させることができ
る。また第４に、安価な半導体製造工程を用いることに
よって、バイト整列およびフレーム同期における速度お
よび性能を向上させると同時に、経済性をも向上させる
ことができる。

【図面の簡単な説明】

【図１】 実施の形態のバイト整列およびフレーム同期
装置のブロック図である。

【図２】 図１のデータ幅拡張回路の回路図である。

【図３】 図１のバイト整列回路の回路図である。

【図４】 図１のバイト整列制御回路の回路図である。

【図５】 図１のパターン選択回路および関連する回路
の回路図である。

【図６】 図１の連続パターン検出回路および関連する
回路の回路図である。

【図７】 図１のフレーム同期エラー検出回路およびフ
レーム同期喪失検出回路の回路図である。

【図８】 図１の装置における受信データのタイミング
チャートである。

【図９】 図１の装置における並列ビットＥ１〜Ｅ８の
タイミングチャートである。

【図１０】 図１の装置における並列ビットＥ９〜Ｅ１
６のタイミングチャートである。

【図１１】 図１の装置における並列データＧ１〜Ｇ８
のタイミングチャートである。

【図１２】 図１の装置における並列データＧ９〜Ｇ１
６のタイミングチャートである。

【図１３】 図１の装置における並列データＧ１〜Ｇ８
とA1/A2連続パターン信号12A1/A2のタイミングチャート
である。

【図１４】 図１の装置におけるA1/A2連続パターン信
号12A1/A2、フレームパルス信号FRP、フレーム同期信号
FRSYNC、フレーム同期喪失信号ooF、および、フレーム
同期エラー信号LOFのタイミングチャートである。

【図１５】 図１の装置におけるフレームパルス信号FR
P、フレーム同期喪失信号ooF、および、フレーム同期エ
ラー信号LOFのタイミングチャートである。

【符号の説明】

１０ データ幅拡張回路（データ幅拡張手段） ２０ バイト整列回路（バイト整列手段） １１０ バイト整列制御回路（バイト整列制御手段） １１９ A1A1パターン検出回路（A1A1パターン検出手
段） １２９ A2A2パターン検出回路（A2A2パターン検出手
段） １４０ パターン選択回路（パターン選択手段） １５０ 連続パターン検出回路（連続パターン検出手
段） １６０ フレームパルス発生回路（フレームパルス発生
手段） １７０ フレーム同期検出回路（フレーム同期検出手
段） １９０ フレーム同期喪失検出回路（フレーム同期喪失
検出手段） １８０ フレーム同期エラー検出回路（フレーム同期エ
ラー検出手段） ２００ 分周回路（分周手段） Ｄ１〜Ｄ８ 並列ビット（入力データ） Ｂ１〜Ｂ８ バイト整列制御信号（第１〜第８整列制御
信号） Ｅ１〜Ｅ１６ 並列ビット（第１〜第１６並列データ） Ｇ１〜Ｇ１６ 並列データ（第１７〜第３２並列デー
タ） Ｈ１〜Ｈ８ 比較信号（第１〜第８比較信号） CK1 クロック（第１クロック） CK2 クロック（第２クロック） 12A1/A2 A1/A2連続パターン信号（連続パターン検出信
号） FRP フレームパルス信号 FRSYNC フレーム同期信号 ooF フレーム同期喪失信号 RSTB リセット信号 １〜８ フリップフロップ（第１〜第８フリップフロッ
プ） １１〜１８ フリップフロップ（第９〜第１６フリップ
フロップ） ２９〜９９ フリップフロップ（第１７〜第２４フリッ
プフロップ） １０１〜１０８ フリップフロップ（第２５〜第３２フ
リップフロップ） １２１〜１２８ フリップフロップ（第３３〜第４０フ
リップフロップ） １３６，１３５，１３２ フリップフロップ（第４１〜
第４３フリップフロップ） １４５ フリップフロップ（第４４フリップフロップ） １８１，１８８ フリップフロップ（第４５，第４６フ
リップフロップ） １９１ フリップフロップ（第４７フリップフロップ） ９１〜９８ トライステートバッファ（第１〜第８トラ
イステートバッファ） １１１〜１１８ アンドゲート（第１〜第８アンドゲー
ト） １３４ アンドゲート（第９アンドゲート） １１９，１２９ アンドゲート（第１０，第１１アンド
ゲート） １４６，１４１，１４７ アンドゲート（第１２〜第１
４アンドゲート） １６１ アンドゲート（第１５アンドゲート） １７１ アンドゲート（第１６アンドゲート） １８３，１８９ アンドゲート（第１７，第１８アンド
ゲート） １３１ オアゲート（第１オアゲート） １９３，１９６ オアゲート（第２，第３オアゲート） １８７ ナンドゲート（第１ナンドゲート） １９４ ナンドゲート（第２ナンドゲート） １３８，１３３ ノアゲート（第１，第２ノアゲート） １４２，１４８ ノアゲート（第３，第４ノアゲート） １５１ ノアゲート（第５ノアゲート） １８５ ノアゲート（第６ノアゲート） １９８ ノアゲート（第７ノアゲート） １３７ タイマ（第１タイマ） １８６ タイマ（第２タイマ） １９７ タイマ（第３タイマ） １４４ 多重化器（第１多重化器） １８２ 多重化器（第２多重化器） １９２ 多重化器（第３多重化器） １４３，１４９ カウンタ（第１，第２カウンタ） １５２ カウンタ（第３カウンタ） １６２ カウンタ（第４カウンタ） １７２ カウンタ（第５カウンタ） １８４ カウンタ（第６カウンタ） １９５ カウンタ（第７カウンタ） RSB リセット端子 Ａ，Ｂ，Ｄ データ入力端子 EN イネーブル入力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュン ウォク スー 大韓民国 デージョン ユーソンク オ ウンドン ハンビトアパート 125−701 (56)参考文献 特開 昭63−107247（ＪＰ，Ａ) 特開 平２−224427（ＪＰ，Ａ) 特開 平３−244235（ＪＰ，Ａ) 特開 平６−37746（ＪＰ，Ａ) 特開 平５−316092（ＪＰ，Ａ) 特開 平８−163116（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 7/00 - 7/10

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 伝送されるデータの受信時に、バイト整
   列およびフレーム同期を行う、バイト整列およびフレー
   ム同期装置において、 第１クロックを分周して第２クロックを生成する分周手
   段と、 前記第１クロックにより８個の入力データを１６個の出
   力データに拡張させるデータ幅拡張手段と、 前記データ幅拡張手段の１６個の出力データにより、バ
   イト整列を制御するための制御信号であるバイト整列制
   御信号を生成するバイト整列制御手段と、 前記バイト整列制御信号により、前記データ幅拡張手段
   から出力されるデータをバイト整列させるバイト整列手
   段と、 前記バイト整列手段によりバイト整列されたデータのう
   ち２個連続するA1フレームバイトを検出して出力信号を
   出力するA1A1パターン検出手段と、 前記バイト整列手段によりバイト整列されたデータのう
   ち２個連続するA2フレームバイトを検出して出力信号を
   出力するA2A2パターン検出手段と、 前記A1A1パターン検出手段の出力信号と、前記A2A2パタ
   ーン検出手段の出力信号とのうち、いずれかを選択して
   出力するパターン選択手段と、 前記パターン選択手段を通じて出力される信号のうち、
   連続する１２個のA1フレームバイトでなるA1フレームパ
   ターン、かつ、連続する１２個のA2フレームバイトでな
   るA2フレームパターンが受信されるか否かを検出する連
   続パターン検出手段と、 前記第２クロックに同期し、前記A2フレームパターンが
   前記A1フレームパターンに続いて連続的に受信されるか
   否かを検出してフレームパルス信号を生成するフレーム
   パルス発生手段と、 前記第２クロックに同期し、前記フレームパルス発生手
   段から出力される前記フレームパルス信号が連続して２
   度受信されるか否かを検出してフレーム同期信号を生成
   するフレーム同期検出手段と、 前記第２クロックにより、前記フレーム同期検出手段か
   ら出力される前記フレーム同期信号が連続して４度検出
   されないのか否かを検出してフレーム同期喪失信号を出
   力するフレーム同期喪失検出手段と、 前記第２クロックに同期し、前記フレーム同期喪失検出
   手段から出力される前記フレーム同期喪失信号が３msec
   の間、持続するか否かを検出するフレーム同期エラー検
   出手段と、 を備えることを特徴とするバイト整列およびフレーム同
   期装置。
2. 【請求項２】 請求項１に記載のバイト整列およびフレ
   ーム同期装置において前記データ幅拡張手段は、 前記８個の入力データをそれぞれ入力し、８個の並列デ
   ータである第９〜第１６並列データを、前記第１クロッ
   クに同期してそれぞれ出力する第１〜第８フリップフロ
   ップと、 前記第９〜第１６並列データをそれぞれ入力し、８個の
   並列データである第１〜第８並列データを、前記第１ク
   ロックに同期してそれぞれ出力する第９〜第１６フリッ
   プフロップと、を備え、 前記第１〜第１６並列データが前記１６個の出力データ
   に相当することを特徴とするバイト整列およびフレーム
   同期装置。
3. 【請求項３】 請求項１または請求項２に記載のバイト
   整列およびフレーム同期装置において、 前記バイト整列手段は、 各々が第１〜第８トライステートバッファを有し、前記
   バイト整列制御信号によって制御される第１〜第８バッ
   ファ群を備え、 すべてのＮ（＝１〜８）について、前記第Ｎバッファ群
   は、前記第１〜第１６並列データから、前記第Ｎ並列デ
   ータを先頭とする８個つづきのデータを、前記第Ｎバッ
   ファ群に属する前記第１〜第８トライステートバッファ
   にそれぞれ入力し、しかも、前記バイト整列制御信号に
   もとづいて前記第１〜第８バッファ群の中の１群が選択
   的にバッファリングを行い、 前記バイト整列手段は、 前記第１〜第８バッファ群に属する前記第１〜第８トラ
   イステートバッファの出力信号を、それぞれ入力し、前
   記第１クロックに同期して１ビットずつシフトさせて、
   ８ビットの並列データである第２５〜第３２並列データ
   をそれぞれ出力する第１７〜第２４フリップフロップ
   と、 前記第２５〜第３２並列データをそれぞれ入力し、前記
   第１クロックに同期して１ビットずつシフトさせて、８
   ビットの並列データである第１７〜第２４並列データを
   それぞれ出力する第２５〜第３２フリップフロップと、 をさらに備えることを特徴とするバイト整列およびフレ
   ーム同期装置。
4. 【請求項４】 請求項１ないし請求項３のいずれかに記
   載のバイト整列およびフレーム同期装置において、 前記バイト整列制御手段は、第１〜第８アンドゲート
   と、第３３〜第４０フリップフロップと、を備え、 すべてのＮ（＝１〜８）に対して、前記第Ｎアンドゲー
   トは、前記第１〜第１６並列データから、前記第Ｎ並列
   データを先頭とする８個つづきのデータを入力し、入力
   されたこれら８個のデータがA1（＝11110110）に一致す
   るか否かを表す第Ｎ比較信号を出力し、 すべてのＮ（＝１〜８）に対して、前記第Ｎフリップフ
   ロップは、前記第１クロックに同期して動作し、前記第
   Ｎ比較信号と帰還された出力信号とを入力し、この出力
   信号を第Ｎ整列制御信号として出力し、 これらの第１〜第８整列制御信号が、前記バイト整列制
   御信号を構成し、 前記バイト整列制御手段は、 前記フレーム同期喪失検出手段から出力される前記フレ
   ーム同期喪失信号が発生するか否かを検出して、前記第
   １クロックに同期して出力する第４１フリップフロップ
   と、 前記第４１フリップフロップの出力信号を、前記第１ク
   ロックに同期して出力する第４２フリップフロップと、 前記第４１フリップフロップの出力信号と前記第４２フ
   リップフロップの出力信号との論理積を算出して出力す
   る第９アンドゲートと、 電源の印加に連動して入力されるリセット信号、前記フ
   レームパルス発生手段から出力された前記フレームパル
   ス信号、および、前記連続パターン検出手段から出力さ
   れる連続パターン検出信号の論理和の反転値を算出して
   出力する第１ノアゲートと、 前記第１ノアゲートの出力信号を、前記第１クロックの
   周期で９７２１番目になる時に、出力する第１タイマ
   と、 前記第９アンドゲートの出力信号と前記第１タイマの出
   力信号との論理和の反転値を算出して出力する第２ノア
   ゲートと、 前記連続パターン検出信号、前記フレームパルス信号、
   および、前記フレーム同期信号の論理和を算出して出力
   する第１オアゲートと、 前記第２ノアゲートの出力信号によってリセットされ、
   前記A1パターン検出制御信号にもとづいて前記第１オア
   ゲートの出力信号を、前記第１クロックに同期して出力
   する第４３フリップフロップと、 をさらに備えることを特徴とするバイト整列およびフレ
   ーム同期装置。
5. 【請求項５】 請求項１ないし請求項４のいずれかに記
   載のバイト整列およびフレーム同期装置において、 前記A1A1パターン検出手段は、 前記バイト整列手段の出力信号が、A1A1パターンと一致
   するか否かを検出する第１０アンドゲートを備えること
   を特徴とするバイト整列およびフレーム同期装置。
6. 【請求項６】 請求項１ないし請求項５のいずれかに記
   載のバイト整列およびフレーム同期装置において、 前記A2A2パターン検出手段は、 前記バイト整列手段の出力信号が、A2A2パターンと一致
   するか否かを検出する第１１アンドゲートを備えること
   を特徴とするバイト整列およびフレーム同期装置。
7. 【請求項７】 請求項１ないし請求項６のいずれかに記
   載のバイト整列およびフレーム同期装置において、 前記パターン選択手段は、 前記A1A1パターン検出手段の出力信号と前記A2A2パター
   ン検出手段の出力信号のうちいずれかを選択して出力す
   る第１回路部と、 A1A1パターンが連続して７度発生するエラーを検出する
   第２回路部と、 A2A2パターンが連続して７度発生するエラーを検出する
   第３回路部と、 を備え、 前記第１回路部は、第１多重化器と、第４４フリップフ
   ロップと、第１２アンドゲートと、を備え、 前記第２回路部は、第１カウンタと、第１３アンドゲー
   トと、第３ノアゲートと、を備え、 前記第３回路部は、第２カウンタと、第１４アンドゲー
   トと、第４ノアゲートと、を備え、 前記第１多重化器のデータ入力端子には、前記A1A1パタ
   ーン検出手段の出力信号と前記A2A2パターン検出手段の
   出力信号とが入力され、 前記第１多重化器の選択入力端子には、前記第４４フリ
   ップフロップの出力信号が入力され、 前記第１多重化器は、その出力信号を前記第１回路部の
   出力信号として出力し、 前記第４４フリップフロップのクロック入力端子には、
   前記連続パターン検出手段の出力信号が入力され、 前記第４４フリップフロップのリセット端子には、前記
   第１２アンドゲートの出力信号が入力され、 前記第４４フリップフロップのデータ入力端子には、
   値”１”の信号が入力され、 前記第１２アンドゲートは、前記フレームパルス信号、
   フレーム同期信号、および、電源の印加に連動して入力
   されるリセット信号の論理積を算出して出力し、 前記第１カウンタのイネーブル入力端子、クロック入力
   端子、および、リセット端子には、それぞれ、前記A1A1
   パターン検出回路の出力信号、前記第２クロック、およ
   び、前記第３ノアゲートの出力信号がそれぞれ入力さ
   れ、 前記第１カウンタは、計数値が値”７”になったことを
   知らせる出力信号を出力し、 前記第１３アンドゲートは、前記A1A1パターン検出回路
   の出力信号、および、前記第１カウンタの出力信号の論
   理積を算出し、前記A1A1パターンが連続して７度発生す
   るエラーを検出する信号として出力し、 前記第３ノアゲートは、前記第１３アンドゲートの出力
   信号と前記リセット信号の論理和の反転値を算出して出
   力し、 前記第２カウンタのイネーブル入力端子、クロック入力
   端子、および、リセット端子には、それぞれ、前記A2A2
   パターン検出回路の出力信号、前記第２クロック、およ
   び、前記第４ノアゲートの出力信号がそれぞれ入力さ
   れ、 前記第２カウンタは、計数値が値”７”になったことを
   知らせる出力信号を出力し、 前記第１４アンドゲートは、前記A2A2パターン検出回路
   の出力信号、および、前記第２カウンタの出力信号の論
   理積を算出し、前記A2A2パターンが連続して７度発生す
   るエラーを検出する信号として出力し、 前記第４ノアゲートは、前記第１４アンドゲートの出力
   信号と前記リセット信号との論理和の反転値を算出して
   出力することを特徴とするバイト整列およびフレーム同
   期装置。
8. 【請求項８】 請求項７に記載のバイト整列およびフレ
   ーム同期装置において、 前記連続パターン検出手段は、第３カウンタと第５ノア
   ゲートとを備え、そのことによって、A1A1パターンが連
   続して６度検出されるか、または、A2A2パターンが連続
   して６度検出されるか否かを検出し、 前記第５ノアゲートは、前記第１回路部の出力信号、前
   記第２回路部の出力信号、前記第３カウンタの出力信
   号、前記フレームパルス信号、前記フレーム同期信号、
   および、前記リセット信号の６個の信号の論理和の反転
   値を算出して出力し、 前記第３カウンタのイネーブル入力端子、クロック入力
   端子、および、リセット端子には、それぞれ、前記第１
   回路部の出力信号、前記第２クロック、および、前記第
   ５ノアゲートの出力信号が入力され、 前記第３カウンタは、計数値が”１２”になったことを
   知らせる出力信号を、前記連続パターン検出手段の出力
   信号として出力することを特徴とするバイト整列および
   フレーム同期装置。
9. 【請求項９】 請求項１ないし請求項８のいずれかに記
   載のバイト整列およびフレーム同期装置において、 前記フレームパルス発生手段は、第４カウンタと、第１
   ５アンドゲートとを備え、そのことによって、A1A1パタ
   ーンが連続して６度検出され、続いてA2A2パターンが連
   続して６度検出されるか否かを検出し、 前記第１５アンドゲートは、前記フレームパルス信号、
   前記フレーム同期信号、および、電源の印加に連動して
   入力されるリセット信号の３個の信号の論理積を算出し
   て出力し、 前記第４カウンタのイネーブル入力端子、クロック入力
   端子、および、リセット端子には、それぞれ、前記連続
   パターン検出手段の出力信号、前記第２クロック、およ
   び、前記第１５アンドゲートの出力信号が入力され、 前記第４カウンタは、計数値が”２”になったことを知
   らせる出力信号を、前記フレームパルス信号として出力
   することを特徴とするバイト整列およびフレーム同期装
   置。
10. 【請求項１０】 請求項１ないし請求項９のいずれかに
    記載のバイト整列およびフレーム同期装置において、 前記フレーム同期検出手段は、第５カウンタと、第１６
    アンドゲートとを備え、そのことによって、前記フレー
    ムパルス信号が連続して２度受信されるか否かを検出
    し、 前記第１６アンドゲートは、前記フレーム同期信号と、
    電源の印加に連動して入力されるリセット信号との、論
    理積を算出して出力し、 前記第５カウンタのイネーブル入力端子、クロック入力
    端子、および、リセット端子には、それぞれ、前記フレ
    ームパルス信号、前記第２クロック、および、前記第１
    ６アンドゲートの出力信号が入力され、 前記第５カウンタは、計数値が”２”になったことを知
    らせる出力信号を、前記フレーム同期信号として出力す
    ることを特徴とするバイト整列およびフレーム同期装
    置。
11. 【請求項１１】 請求項１ないし請求項１０のいずれか
    に記載のバイト整列およびフレーム同期装置において、 前記フレーム同期エラー検出手段は、第６カウンタ、第
    １ナンドゲート、第６ノアゲート、第１７，第１８アン
    ドゲート、第２多重化器、第２タイマ、および、第４
    ５，第４６フリップフロップを備え、そのことによっ
    て、前記フレーム同期喪失検出手段の出力信号が連続し
    て３msecの間、持続するか否かを検出し、 前記第４６フリップフロップのデータ入力端子、クロッ
    ク入力端子、および、リセット端子には、それぞれ、前
    記フレーム同期喪失検出手段の出力信号、前記第２クロ
    ック、および、電源の印加に連動して入力されるリセッ
    ト信号が入力され、 前記第１ナンドゲートは、前記第４６フリップフロップ
    の出力信号と前記フレーム同期喪失検出手段の出力信号
    との論理積の反転値を算出して出力し、 前記第１８アンドゲートは、前記リセット信号と前記第
    １ナンドゲートの出力信号との論理積を算出して出力
    し、 前記第２タイマのクロック入力端子およびリセット端子
    には、それぞれ、第２クロックおよび前記第１８アンド
    ゲートの出力信号が入力され、 前記第２タイマは、３msecの経過を知らせる出力信号を
    出力し、 前記第６カウンタのイネーブル入力端子、クロック入力
    端子、および、リセット端子には、それぞれ、前記フレ
    ーム同期信号、前記第２クロック、および、前記第６ノ
    アゲートの出力信号が入力され、 前記第６カウンタは、計数値が二進数で”11000”にな
    ったことを知らせる第１信号と二進数で"10"になったこ
    とを知らせる第２信号とを、出力信号として出力し、 前記第６ノアゲートは、前記第１信号と前記リセット信
    号との論理和の反転値を算出して出力し、 前記第１７アンドゲートは、前記第１信号と前記リセッ
    ト信号との論理積を算出して出力し、 前記第２多重化器のデータ入力端子には、前記第４５フ
    リップフロップの出力信号と値”１”とが入力され、 前記第２多重化器の選択入力端子には、前記第２タイマ
    の出力信号が入力され、 前記第４５フリップフロップのデータ入力端子、クロッ
    ク入力端子、およびリセット端子には、それぞれ、前記
    第２多重化器の出力信号、前記第２クロック、および、
    第１７アンドゲートの出力信号が入力され、 前記第４５フリップフロップは、その出力信号を、前記
    フレーム同期エラー検出手段の出力信号として出力する
    ことを特徴とするバイト整列およびフレーム同期装置。
12. 【請求項１２】 請求項１１に記載のバイト整列および
    フレーム同期装置において、 前記フレーム同期喪失検出手段は、第７カウンタ、第２
    ナンドゲート、第７ノアゲート、第２，第３オアゲー
    ト、第３多重化器、第３タイマ、および、第４７フリッ
    プフロップを備え、そのことによって、前記フレーム同
    期検出手段から前記フレーム同期信号が連続して４度発
    生するか否かを検出し、 前記第７ノアゲートは、前記フレーム同期信号と前記リ
    セット信号との論理和の反転値を算出して出力し、 前記第３タイマのクロック入力端子およびリセット端子
    には、それぞれ、第２クロックおよび前記第７ノアゲー
    トの出力信号が入力され、 前記第３タイマは、１２５μsecの経過を知らせる出力
    信号を出力し、 前記第７カウンタのイネーブル入力端子、クロック入力
    端子、および、リセット端子には、それぞれ、値”
    １”、前記第３タイマの出力信号、および、前記第３オ
    アゲートの出力信号が入力され、 前記第７カウンタは、計数値が二進数で”001”、”01
    0”、”011”、”100”になったことを知らせる４通り
    の信号を出力信号として出力し、 前記第２ナンドゲートは、前記４通りの信号と前記フレ
    ームパルス信号の５個の信号の論理積の反転値を算出し
    て出力し、 前記第３オアゲートは、前記第２ナンドゲートの出力信
    号と前記リセット信号との論理和を算出して出力し、 前記第２オアゲートは、前記フレーム同期エラー検出手
    段に備わる前記第６カウンタの第２信号と前記第２ナン
    ドゲートの出力信号との論理和を算出して出力し、 前記第３多重化器のデータ入力端子には、値”１”と前
    記第４７フリップフロップの出力信号とが入力され、 前記第３多重化器の選択入力端子には、前記第２オアゲ
    ートの出力信号が入力され、 前記第４７フリップフロップのデータ入力端子、クロッ
    ク入力端子、および、リセット端子には、それぞれ、前
    記第３多重化器の出力信号、前記第２クロック、およ
    び、前記リセット信号が入力され、 前記第４７フリップフロップは、その出力信号を前記フ
    レーム同期喪失検出手段の出力信号として出力すること
    を特徴とするバイト整列およびフレーム同期装置。