JPH11112510A - 回線終端装置 - Google Patents

Abstract

(57)【要約】 【課題】 多重化されたＤＳｎフレームをその伝送速度
にて、ＡＴＭセルに分離する回線終端装置を提供するこ
とを目的とする。 【解決手段】 Ｄｉ（ｉ＝１〜ｎ−１）フレームのオー
バヘッド及びペイロードがＤ（ｉ＋１）フレームのペイ
ロードとして、Ｂ_(i+1) （Ｂ_(i+1) ≧１の整数）ビット
毎にインタリーブされて階層化された最上位の前記Ｄｎ
フレームを入力して、ＡＴＭセルを分離する回線終端装
置において、Ｄｉ（ｉ＝ｎ〜２）フレームに対応して、
Ｄｉ同期手段と、Ｄ（ｉ−１）チャネル番号生成手段及
びＤｉ遅延手段と、Ｄ１フレームに対応して、Ｄ１同期
手段と、第１Ｄ１遅延手段と、第２Ｄ１遅延手段と、Ｄ
１フレームのペイロードに含まれるＡＴＭセルに対応し
て、Ｄ０同期手段と、第１Ｄ０遅延手段と、第２Ｄ０遅
延手段と、第３Ｄ０遅延手段とを具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ(Asychronou
Transfer Mode:非同期転送モード) 交換機のＵＮＩ(Use
r-Network Interface)／ＮＮＩ(Network-network Inter
face) を終端する回線終端装置に関するものである。

【０００２】

【従来の技術】ＡＴＭはすべての情報を固定長さのセル
の形式で送るので扱いやすく、しかも、セル内のヘッダ
部分から接続先がわかるのでハードウェアで高速に接
続、転送が行えるという特徴を有する。

【０００３】ＡＴＭ交換網の回線インタフェースとして
は、ＳＯＮＥＴ系のＯＣ−１２ｃ、ＳＤＨ系のＳＴＭ−
１、ＳＴＭ−４ｃなどの高速インタフェースが使用され
るが、これに以外にも従来のＰＤＨ(Preciochronous Di
gital Hierarchy)系インタフェースも主にＵＮＩを中心
に用いられている。

【０００４】これは、ＰＤＨ系インタフェースが既存網
として広く普及しており、ＡＴＭサービスを提供する場
合においても、これら既存のリソースを使用することに
より、イニシャルコストを抑えることが可能であるため
である。

【０００５】ＰＤＨ系のアクセスインタフェースとして
広く普及しているものには、北米系のＤＳｎインタフェ
ースと、欧州系のＥｎインタフェースとがある。以下、
ＤＳｎインタフェースを例にとりながら説明をするが、
Ｅｎインタフェースについても同様のことがいえる。

【０００６】ＤＳｎインタフェースは、主に北米で使用
されるＰＤＨインタフェースであり、その伝送速度によ
り階層化された構造となっている。図１８は、ＤＳｎイ
ンタフェースの階層構造を示す図である。

【０００７】この図に示すように、ＤＳｎフレーインタ
フェースは、１．５４４ＭｂｐｓのＤＳ１を４本多重化
した６．３１２ＭｂｐｓのＤＳ２、ＤＳ２を７本多重化
した４４．７３６ＭｂｐｓのＤＳ３の階層構造となって
いる。

【０００８】図１９は、ＤＳｎフレームの構造を示す図
である。この図に示すように、各階層のインタフェース
は、ＤＳｎフレームと呼ばれる構造を持っている。ＤＳ
ｎフレームは、ＤＳｎオーバヘッドと呼ばれる部分と、
ＤＳｎペイロードと呼ばれる部分とから構成される ＤＳｎオーバヘッドには、そのインタフェースを維持す
るために必要な情報（同期ビット、警報通知ビットな
ど）が収容されている。ＤＳｎペイロード部分には、そ
のインタフェースにとってのユーザデータ（通常時にお
いて、そのインタフェースが内容を変更することが許さ
れない情報）が収容されている。

【０００９】今、ＤＳ３インタフェースについて考える
と、ＤＳ３ペイロードへのデータ収容方法により２通り
の形態が考えられる。これらをplain interface とchan
nelized interface と呼ぶ。

【００１０】図２０は、ＤＳ３ plain interface構造を
示す図である。この図に示すように、ＤＳ３ plain int
erfaceは、ＤＳ３オーバヘッド及びＡＴＭセルにより構
成され、ＡＴＭセルを直接収容する。即ち、plain inte
rfaceでは、ＤＳ３ペイロードに１本のＡＴＭ−ＵＮＩ
を収容する。この場合、ＤＳ３のペイロードは下位のフ
レームは収容せずに、ＡＴＭセルを直接収容するため不
可分である。

【００１１】図２１は、ＤＳ３ channelized interface
の論理構造を示す図である。この図に示すように、ＤＳ
３ channelized interfaceでは、ＤＳ３フレームは、Ｄ
Ｓ３オーバヘッドと７本のＤＳフレーム（ＤＳ２＃ｉ
（ｉ＝１〜７）フレーム）を収容するペイロードから構
成される。

【００１２】ＤＳ２＃ｉ（ｉ＝１〜７）フレームは、Ｄ
Ｓ２オーバヘッドと４本のＤＳ１＃ｊ（ｊ＝１〜４）の
フレームを収容するペイロードから構成される。各ＤＳ
１＃ｊのフレームは、オーバヘッドとＡＴＭセルのペイ
ロードから構成される。

【００１３】この場合、ＡＴＭ−ＵＮＩはＤＳ３インタ
フェースに対して存在するのではなく、下位のインタフ
ェースのペイロードに対して存在する。従って、１本の
ＤＳ３に複数のＡＴＭ−ＵＮＩが存在することとなる。
channelized interface は、主に低速インタフェース
（例えば、ＤＳ１）を複数収容する場合に、使用され
る。

【００１４】図２２は、従来のchannelized interface
を有するＡＴＭ網の構成図である。この図に示すよう
に、ＡＴＭ網は、複数の低速ＤＳ１ＡＴＭ−ＵＮＩ２−
ｉ（ｉ＝１〜２８）、多重化分離装置（Ｍ１３ＭＤＸ）
４、多重化分離装置（Ｍ１３ＭＤＸ）６、ＤＳ１終端装
置８−ｉ（ｉ＝１〜２８）、ＴＣ(Transmission Conver
gence:伝送コンバージェンス）処理部１０−ｉ（ｉ＝１
〜２８）、多重化分離装置（ＨＷＭＤＸ）１２、ＡＴＭ
処理部１４及びＡＴＭスイッチ１６から構成される。

【００１５】このように構成されたＡＴＭ網において、
ＤＳ１ＡＴＭ−ＵＮＩ２−ｉ（ｉ＝１〜２８）より送出
されたＡＴＭセルは、ＤＳ１回線を経て、Ｍ１３ＭＤＸ
４でＤＳ３ channelized interfaceで多重化される。

【００１６】Ｄ３３channelized interface で多重化さ
れたＡＴＭセルは、ＤＳ３インタフェース回線を経て、
Ｍ１３ＭＤＸ１２で２８本のＤＳ１回線毎に、ＤＳ３ c
hannelized interfaceからＤＳ２インタフェースの回線
速度にて、ＤＳ２フレームに分離してから、更に、ＤＳ
１フレームのインタフェースの低速な伝送速度にて、Ｄ
Ｓ１フレームのＡＴＭセルがＤＳ１チャネル毎に抽出さ
れる。

【００１７】ＤＳ１終端処理部８−ｉ（ｉ＝１〜２８）
にて、ＡＴＭセルが受信されて、ＴＣ処理部１０−ｉで
ＨＥＣ同期が取られて、ＡＴＭセルがＨＷＭＤＸ１２に
出力される。

【００１８】ＨＷＭＤＸ１２にて、ＡＴＭセルが、例え
ば、数１００Ｍ〜数Ｇｂｐｓの伝送速度で、多重化され
る。ＡＴＭ処理部１４にて、ＡＴＭセルの帯域がチェッ
クされて、ＡＴＭセルの破棄／通過処理が行われ、ＡＴ
Ｍスイッチ１６に送信される。ＡＴＭスイッチ１６に
て、ＡＴＭセルのＶＰＩ／ＶＣＩの更新などが行われ
て、ＡＴＭセルがＡＴＭ網に伝送される。

【００１９】

【発明が解決しようとする課題】しかしながら、従来の
回線終端装置には、以下のような問題点があった。従来
のＤＳ３ plain interfaceでは、ＡＴＭセルに分離する
ためには、ＡＴＭセルがビットインタリーブされている
ため、図２２中のＡＴＭ交換機（１）に示すように、Ａ
ＴＭセルがＤＳ３ plain interfaceに収容されるチャネ
ル数分の多数のインタフェースが必要となる。

【００２０】この多数のインタフェースの存在により、
ＤＳ３ plain interfaceを含むＡＴＭ交換機（１）の装
置規模が大きくなり、コストが余計に掛かってしまいコ
ストパフォーマンスの低下及び保守性の低下をさせてし
まうという問題がある。

【００２１】しかも、現状では、Ｍ１３ＭＤＸ６を独立
した装置構成を取っており、このインタフェースのため
に、ケーブル、ドライバー、コネクタなどを必要とし、
上述した問題が顕著であった。

【００２２】また、従来のＤＳ３ channelized interfa
ceでは、Ｍ１３ＭＤＸ６を交換機内部に取り込んでお
り、物理的なインタフェース（コネクタ、ケーブルな
ど）は必要としないが、図２２に示すように、channeli
zed ＡＴＭ interface内で、Ｍ１３ＭＤＸ６と、低速イ
ンタフェース処理部８−ｉ（ｉ＝１〜２８）及び１０−
ｉ（ｉ＝１〜２８）とが独立した構成をとるため、Ｍ１
３ＭＤＸ６から出力される２８本の独立したＤＳＩ信号
に対して、ＤＳ１終端部８−ｉ及びＴＣ処理部１０−ｉ
を２８個配置する必要があり、回路規模が増大するとい
う問題があった。

【００２３】本発明は、このような点に鑑みてなされた
ものであり、多重化されたＤＳｎフレームをその伝送速
度にて、ＡＴＭセルに分離する回線終端装置を提供する
ことを目的としている。

【００２４】

【課題を解決するための手段】図１は本発明の原理図で
ある。この図に示すように、各回線インタフェースのＤ
ｉ（ｉ＝１〜ｎ）フレームが同期ビットを含むオーバヘ
ッドとＡＴＭセルを含むペイロードとから構成され、Ｄ
ｉ（ｉ＝１〜ｎ−１）フレームのオーバヘッド及びペイ
ロードがＤ（ｉ＋１）フレームのペイロードとして、Ｂ
_(i+1) （Ｂ_(i+1) ≧１の整数）ビット毎にインタリーブ
されて階層化された最上位のＤｎフレームを入力して、
ＡＴＭセルを分離する回線終端装置において、Ｄｉ（ｉ
＝ｎ〜２）フレームに対応して、Ｄｉ同期手段３０＃ｉ
と、Ｄ（ｉ−１）チャネル番号生成手段３２＃ｉ及びＤ
ｉ遅延手段３４＃ｉと、Ｄ１フレームに対応して、Ｄ１
同期手段３０＃１と、第１Ｄ１遅延手段３２＃１と、第
２Ｄ１遅延手段３４＃１と、Ｄ１フレームのペイロード
に含まれるＡＴＭセルに対応して、Ｄ０同期手段３０＃
０と、第１Ｄ０遅延手段３４＃０と、第２Ｄ０遅延手段
３２＃０と、第３Ｄ０遅延手段３６とを具備したことを
特徴とする。

【００２５】Ｄｎ同期手段３０＃ｎは、Ｄｎフレームli
ne data 及び該Ｄｎフレームの回線インタフェースと同
じ速度のクロック信号clock を入力して、Ｄｎフレーム
のオーバヘッドに含まれる同期ビットと同期を取って、
Ｄｎフレームのオーバヘッドを示すＤｎオーバヘッドパ
ルスを出力する構成とする。

【００２６】Ｄ（ｎ−１）チャネル番号生成手段３２＃
ｎは、Ｄｎフレームオーバヘッド及びクロック信号cloc
k を入力して、ＤｎフレームのペイロードをＢ_n ビット
入力する毎に、Ｄ（ｎ−１）チャネル番号を生成する構
成とする。

【００２７】Ｄｎ遅延手段３４＃ｎは、Ｄｎフレームの
先頭ビットを入力してから該先頭ビットを検出して同期
が確定するまでに必要とするＤｎフレームの入力ビット
数分だけＤｎフレームline data を遅延させて、Ｄｎオ
ーバヘッドパルスと同期を取る構成とする。

【００２８】Ｄｉ（ｉ＝（ｎ−１）〜１）同期手段３０
＃ｉは、Ｄ（ｉ＋１）遅延手段３４＃（ｉ＋１）の出力
信号、Ｄ（ｉ＋１）オーバヘッドパルス及びクロック信
号clock を入力して、同一のＤｉチャネル番号が付与さ
れたＤｉフレームのビットのオーバヘッドに含まれる同
期ビットと同期を取って、Ｄｋ（ｉ≦ｋ≦ｎ）フレーム
のオーバヘッドを示すＤｉオーバヘッドパルスを出力す
る構成とする。

【００２９】Ｄ（ｉ−１）（ｉ＝（ｎ−１）〜２）チャ
ネル番号生成手段３２＃ｉは、クロック信号clock 、Ｄ
ｉチャネル番号及びＤｉオーバヘッドパルスを入力し
て、同一のＤｉチャネル番号が付与されたＤｉフレーム
のペイロードをＢ_i ビット入力する毎に、Ｄ（ｉ−１）
チャネル番号を生成する構成とする。

【００３０】Ｄｉ（ｉ＝（ｎ−１）〜２）遅延手段３４
＃ｉは、Ｄｉフレームの先頭ビットを入力してから該先
頭ビットを検出して同期が確定するまでに必要とするＤ
ｎフレームの入力ビット数分だけＤｎフレームを遅延さ
せて、Ｄｉオーバヘッドパルス及びＤ（ｉ−１）チャネ
ル番号と同期を取る構成とする。

【００３１】第１Ｄ１遅延手段３４＃１は、Ｄ１フレー
ムの先頭ビットを入力してから該先頭ビットを検出して
同期が確定するまでに必要とするＤｎフレームの入力ビ
ット数分だけＤ２遅延手段の出力信号を遅延させて、Ｄ
１オーバヘッドパルスと同期を取る構成とする。

【００３２】第２Ｄ１遅延手段３２＃１は、Ｄ１チャネ
ル番号を第１Ｄ１遅延手段と同じ遅延時間だけ遅延させ
て、Ｄｉオーバヘッドパルスと同期を取る構成とする。
Ｄ０同期手段３０＃０は、Ｄ１オーバヘッドパルス、第
１Ｄ１遅延手段３４＃１の出力信号及びクロック信号cl
ock を入力して、ＡＴＭセルヘッダとの同期を取って、
該ＡＴＭセルの先頭ビットを示すＡＴＭセルヘッダパル
スを出力する構成とする。

【００３３】第１Ｄ０遅延手段３４＃０は、ＡＴＭセル
の先頭ビットを入力してから該先頭ビットを検出して同
期が確定するまでに必要とするＤｎフレームの入力ビッ
ト数分だけ第１Ｄ１遅延手段３４＃１の出力信号を遅延
させて、ＡＴＭセルヘッダパルスと同期を取る構成とす
る。

【００３４】第２Ｄ０遅延手段３２＃０は、第２Ｄ１遅
延手段３２＃１の出力信号を第１Ｄ０遅延手段３４＃０
と同じ遅延時間だけ遅延させて、ＡＴＭセルヘッダパル
スと同期を取る構成とする。

【００３５】第３Ｄ０遅延手段３６は、Ｄ１オーバヘッ
ドパルスを第１Ｄ０遅延手段３４＃０と同じ遅延時間だ
け遅延させて、ＡＴＭセルヘッダパルスと同期を取る構
成とする。

【００３６】以上のような構成によれば、Ｄｉ同期手段
３０＃ｉ（ｉ＝１〜ｎ）により、Ｄｉフレームのオーバ
ヘッド含まれる同期ビットにより同期を取って、Ｄｉフ
レームの先頭ビットを検出して、Ｄｉオーバヘッドパル
スを出力する。

【００３７】Ｄｉフレームのペイロードは、Ｂ_i ビット
でインタリーブされているので、Ｄ（ｉ−１）チャネル
番号３２＃ｉにより、Ｄｉオーバヘッドパルスに同期し
て、Ｄｉ（但し、ｉ＝ｎは除く）チャネル番号と同一の
チャネル番号のペイロードをＢ_i ビット入力する毎に、
Ｄ（ｉ−１）チャネル番号を生成してゆく。

【００３８】Ｄｉ同期手段３０＃ｉにより、Ｄｉフレー
ム同期が確定するまでには、同期ビットパターンを入力
してからでないと同期が確定しないので、Ｄｉフレーム
の先頭ビットを入力して、Ｄｉフレーム同期が確定する
までに必要とするＤｎフレームのビット数分だけ遅延さ
せて、Ｄｉフレームパルス及びＤ（ｉ−１）チャネル番
号とＤｎフレームとの同期を取る。

【００３９】Ｄ０同期手段３０＃０により、Ｄ１オーバ
ヘッドパルスに同期して、Ｄ１フレームのペイロード、
即ち、ＡＴＭセルを入力して、ＨＥＣ同期によって同期
を取り、ＡＴＭセルヘッダパルスを出力する。

【００４０】以上により、全てのＤｉ同期手段３０＃ｉ
及びＤ（ｉ−１）チャネル番号生成手段３２＃ｉにて、
Ｄｎフレームを共用して、Ｄｎフレームのビットレート
と同一の速度のクロックにて、ＡＴＭセルを分離するこ
とができた。

【００４１】また、Ｄ（ｉ−１）（ｉ＝（ｎ−１）〜
２）チャネル番号生成手段３２＃ｉは、Ｄｉチャネル番
号毎に、前回のＤ（ｉ−１）チャネル番号を記憶する第
１記憶手段を参照し、Ｄｉチャネル番号に該当する前回
のＤ（ｉ−１）チャネル番号と同じＤｉフレームのペイ
ロードをＢ_i ビット入力する毎に、Ｄ（ｉ−１）チャネ
ル番号を求めて、該Ｄ（ｉ−１）チャネル番号で第１記
憶手段を更新する構成とする。

【００４２】また、Ｄｉ（ｉ＝ｎ〜１）同期手段３０＃
ｉは、Ｄｉフレームのオーバヘッドに含まれる同期ビッ
トに関する同期情報を記憶する第２記憶手段、及びＤｉ
（ｉ＝（ｎ−１）〜１）チャネル番号毎に、同一のＤｉ
チャネル番号が付された前回までのＤｎフレームの入力
ビットパターン及びＤｉフレームにおける入力ビットの
同期確定のためのアドレスである前回のカウンタを記憶
する第３記憶手段を参照して、Ｄｉフレームに含まれる
同期ビットと同期を取って、Ｄｉオーバヘッドパルスを
出力する構成にする。

【００４３】更に、Ｄ１チャネル番号毎に、ＡＴＭセル
を入力する受信バッファメモリと、第２Ｄ０遅延手段の
出力信号が示すＤ１チャネル番号に該当する受信バッフ
ァメモリの所定のアドレス領域にＡＴＭセルヘッダパル
スが示す第１Ｄ０遅延手段の出力信号を格納し、第３Ｄ
０遅延手段の出力信号がＤ１フレームのペイロードを示
す時に、該ペイロードを第２Ｄ０遅延手段の出力信号が
示すＤ１チャネル番号に該当する受信バッファメモリに
順次格納する受信制御手段と、受信バッファメモリに格
納されたＡＴＭセルを多重化する多重化手段とを具備し
て構成する。

【００４４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。本発明は、オーバヘッドと
ペイロードとによりフレームが構成され、伝送速度の遅
い下位インタフェースのフレームのオーバヘッド及びペ
イロードを上位フレームがペイロードとして収容するフ
レーム構成であれば、適用可能であるが、本実施形態で
は、ＤＳ３ channelized interfaceの場合を例に説明を
する。

【００４５】図２は、本発明の実施形態によるＡＴＭ網
の構成図であり、ＤＳ３channelized interface のＡＴ
Ｍ網であり、図２２中の要素と実質的に同一の要素に
は、同一の符号を付してある。

【００４６】この図に示すように、ＡＴＭ網は、ＤＳ１
ＡＴＭ−ＵＮＩ２−ｉ（ｉ＝１〜２８）、Ｍ１３ＭＤＸ
４、ＤＳ３同期部４２、ＤＳ２同期部４４、ＤＳ１同期
部４６、ＴＣｌａｙｅｒ部４８、ＨＷＭＤＸ５０、ＡＴ
Ｍ処理部１４及びＡＴＭスイッチ１６より構成される。

【００４７】ＤＳ１ＡＴＭ−ＵＮＩ２−ｉ（ｉ＝１〜２
８）は、図示しないがＡＴＭ端末装置を収容し、１．５
４４Ｍｂｐｓの伝送速度のＤＳ１のUser Network Inter
faceであり、ＡＴＭ端末装置から受信したＡＴＭセルを
ＤＳ１回線に伝送するものである。

【００４８】Ｍ１３ＭＤＸ４は、ＤＳ１ＡＴＭ−ＵＮＩ
２−ｉ（ｉ＝１〜２８）から伝送されたＡＴＭセルをＤ
Ｓ１回線を通して受信し、４４．７３６Ｍｂｐｓの伝送
速度のＤＳ３ channelized interfaceのフレームに多重
化及びＤＳ３channelized interface のフレームをＡＴ
Ｍセルに分離して、ＤＳ１回線を通してＤＳ１ＡＴＭＵ
ＮＩ２−ｉ（ｉ＝１〜２８）に伝送する多重化・分離装
置である。

【００４９】ＤＳ３同期部４２、ＤＳ２同期部４４、Ｄ
Ｓ１同期部４６、ＴＣｌａｙｅｒ処理部４８、ＨＷＭＤ
Ｘ５０及びＡＴＭ処理部５０は、ＤＳ３channelized Ａ
ＴＭinterface 部であり、ＤＳ３インタフェースの伝送
速度のままで、ＤＳ３フレームからＡＴＭセルを抽出し
て、ＨＷＭＤＸ５０に出力し、ＡＴＭセルを多重化し
て、伝送する回線終端装置である。

【００５０】ＤＳ３同期部４２は、外部より受信したＤ
Ｓ３ラインデータline data 及びＤＳ３インタフェース
と同じ伝送速度のクロック信号clock を入力して、ＤＳ
３フレームの同期ビットと同期を取り、その先頭ビット
を示すＤＳ３フレームパルスDS3MFP、ＤＳ３ラインデー
タline data の各ビットがＤＳ３フレームのオーバヘッ
ドの時にアクティブ（‘１’）となるＤＳ３オーバヘッ
ドパルスDS3OH 、ＤＳ３ラインデータline data の各ビ
ット毎に、それがＤＳ３フレームに多重化された７本の
ＤＳ２フレームのどのチャネルのものであるかを示すＤ
Ｓ２チャネル番号DS2ChNo.（１〜７）及びＤＳ３オーバ
ヘッドパルスDS3OH と同期を取るために、ＤＳ３ライン
データline data を遅延させるものである。

【００５１】ＤＳ２同期部４４は、遅延したＤＳ３ライ
ンデータline data 、ＤＳ３フレームパルスDS3MFP、Ｄ
Ｓ３オーバヘッドパルスDS3OH 、ＤＳ２チャネル番号DS
2ChNo.及びクロック信号clock を入力して、ＤＳ２フレ
ームのオーバヘッドに含まれる同期ビットと同期を取っ
て、その先頭ビットを示すＤＳ２フレームパルスDS2MF
P、ＤＳ３ラインデータline data の各ビットがＤＳ２
フレームのオーバヘッドの時にアクティブ（‘１’）と
なるＤＳ２オーバヘッドパルスDS2OH 、ＤＳ３ラインデ
ータline data の各ビット毎に、それがＤＳ３フレーム
に多重化された２８本のＤＳ１フレームのどのフレーム
のものであるかを示すＤＳ１チャネル番号DS1ChNo.及び
ＤＳ２オーバヘッドパルスDS2OH と同期を取るために、
ＤＳ３ラインデータline data を遅延させるものであ
る。

【００５２】ＤＳ１同期部４６は、遅延したＤＳ３ライ
ンデータline data 、ＤＳ２フレームパルスDS2MFP、Ｄ
Ｓ２オーバヘッドパルスDS2OH 、ＤＳ１チャネル番号DS
1ChNo.及びクロック信号clock を入力して、ＤＳ１フレ
ームのオーバヘッドに含まれる同期ビットと同期を取っ
て、ＤＳ３ラインデータline data の各ビットがＤＳ１
フレームのオーバヘッドの時にアクティブ（‘１’）と
なるＤＳ１オーバヘッドパルスDS1OH 、ＤＳ１オーバヘ
ッドパルスDS1OH と同期を取るために、ＤＳ１チャネル
番号DS1ChNo.及びＤＳ３ラインデータline data を遅延
させるものである。

【００５３】ここで、ＤＳ１同期部４６は、ＤＳ１フレ
ームの先頭を示すＤＳ１フレームパルスを出力しないの
は、ＤＳ１フレームでは、フレームの先頭ビットとオー
バヘッドとが一致するからである。

【００５４】ＴＣｌａｙｅｒ処理部４８は、遅延したＤ
Ｓ３ラインデータline data 、ＤＳ１オーバヘッドパル
スDS1OH 、ＤＳ１チャネル番号DS1ChNo.及びクロック信
号clock を入力して、ＡＴＭセルヘッダと同期を取り、
ラインデータline data 上で個々のＡＴＭセルの先頭ビ
ットを示すＡＴＭセルヘッダパルスCFP 、ＡＴＭセルヘ
ッダパルスCFP と同期を取るために、ＤＳ１オーバヘッ
ドパルスDS1OH 、ＤＳ１チャネル番号DS1ChNo.及びＤＳ
３ラインデータline data を遅延させるものである。

【００５５】ＨＷＭＤＸ５０は、ＡＴＭセルヘッダパル
スCFP 、遅延したＤＳ１オーバヘッドパルスDS1OH 、遅
延したＤＳ１チャネル番号DS1ChNo.、遅延したＤＳ３ラ
インデータline data 及びクロック信号clock を入力し
て、ＤＳ１チャネル番号DS1ChNo.に該当する受信バッフ
ァにＡＴＭセルを順次入力し、数１００Ｍ〜数Ｇｂｐｓ
の高速な伝送速度で、受信バッファからＡＴＭセルを読
み出して、多重化するものである。

【００５６】ＡＴＭ処理部１４は、ＨＷＭＤＸ５０から
受信したＡＴＭセルのＶＰＩ／ＶＣＩを抽出して、その
ユーザが申請した帯域を越えるか否かを判別して、ＡＴ
Ｍセルの破棄／通過などの制御をするものである。

【００５７】ＡＴＭスイッチ１６は、ＡＴＭセルを受信
して、ＡＴＭセルのＶＰＩ／ＶＣＩの更新などをして、
ＡＴＭセルを伝送するものである。図３は、図２中のＤ
Ｓ３同期部の構成図である。

【００５８】この図に示すように、ＤＳ３同期部４２
は、ＤＳ３同期パターンチェック部５２、ＤＳ３同期テ
ーブル５４、ＤＳ２ＣｈＮｏ生成部５６及び遅延部５８
より構成される。

【００５９】ＤＳ３パターンチェック部５２は、クロッ
ク信号clock に同期して、ＤＳ３ラインデータline dat
a 入力し、ＤＳ３フレームのオーバヘッドに含まれる同
期ビットと同期を取って、ＤＳ３フレームパルスDS3MFP
及びＤＳ３オーバヘッドパルスDS3OH を生成するもので
ある。

【００６０】図４は、図３中のＤＳ３同期テーブルの構
成図である。ＤＳ３同期テーブル５４は、ＤＳ３同期管
理テーブル６０とＤＳ３同期パターンテーブル６２から
構成される。ＤＳ３同期管理テーブル６０は、図４
（ａ）に示すように、同期確定SYNC／同期はずれOOF(Ou
t Of Frame) を示す前状態、同期ビットパターンと照合
するための現時点までの入力ビットパターンを示す前回
のビットパターン、ＤＳ３ラインデータline data のビ
ットのＤＳ３フレームでのビット位置を示すカウント値
（０〜４７５９）を示す前回のカウント及びＤＳ３ライ
ンデータline data の前回のペイロードのビットのＤＳ
２Ｃｈｎｏを格納するテーブルである。

【００６１】図５は、ＤＳ３フレームフォーマットを示
す図である。この図に示すように、ＤＳ３フレームは、
４７６０ビットのフレームで構成され、６８０ビットの
サブフレームが７個から成る。

【００６２】ＤＳ３フレームのオーバヘッドは、図中、
Ｆ１〜Ｆ４、Ｍ１〜Ｍ４、Ｐ１，Ｐ２、Ｘ１，Ｘ２、Ｃ
１１〜Ｃ７３であり、そのうち、同期ビットは、Ｆ１〜
Ｆ４、Ｍ１〜Ｍ３及びＰ１，Ｐ２である。Ｆ１〜Ｆ４及
びＭ１〜Ｍ３には、特定のビット値が設定され、Ｐ１，
Ｐ２はパリティチェック情報である。

【００６３】ＤＳ３同期パターンテーブル６２には、図
４（ｂ）に示すように、これらの同期ビット情報が格納
され、ＤＳ３フレームのオーバヘッドに含まれる同期ビ
ットＦ１〜Ｆ４、Ｍ１〜Ｍ３については、そのビット値
及びそのビットアドレス、Ｐ１，Ｐ２については、パリ
ティビットである旨とそのビットアドレスが格納され
る。例えば、最初のＦ１のビット値＝１及びそのビット
アドレス８４が格納される。

【００６４】図５に示すように、ＤＳ２フレームのオー
バヘッドの直後から８４ビットのペイロードがＤＳ２＃
１，ＤＳ２＃２…，ＤＳ２＃７，ＤＳ２＃１…とビット
インタリーブされて、各ＤＳ２チャネルについて、８４
ビットのペイロードには、１２ビットのデータがそれぞ
れ格納される。

【００６５】ＤＳ２Ｃｈｎｏ生成部５６は、ＤＳ３オー
バヘッドパルスDS3OH に同期して、ＤＳ３オーバヘッド
パルスDS3OH の直後のペイロードのビットがＤＳ２＃１
となるように、ＤＳ２ＣｈＮｏ．を初期化し、クロック
信号clock に同期して、ＤＳ３ラインデータline data
のペイロード（ＤＳ３オーバヘッドパルスDS3OH がイン
アクティブ）のタイミングで、ＤＳ２チャネル番号DS2C
hNo.（１〜７）をインクリメントして、生成するもので
ある。

【００６６】遅延部５８は、ＤＳ３フレームの同期ビッ
トと同期を取るには、一定の同期ビットパターンと照合
する必要が有り、同期が取れた時点をＤＳ３フレームの
先頭ビットするので、ＤＳ３フレームの先頭ビットを入
力してから、最後の同期ビットを入力するまでに要する
時間だけＤＳ３ラインデータline data を遅延させ、Ｄ
Ｓ３フレームパルスDS3MFP、ＤＳ３オーバヘッドパルス
DS3OH 及びＤＳ２チャネル番号DS2ChNo.と同期を取るも
のである。

【００６７】図６は、図２中のＤＳ２同期部の構成図で
ある。この図に示すように、ＤＳ２同期部４４は、ＤＳ
２同期パターンチェック部７０、ＤＳ２テーブルコント
ロール部７２、ＤＳ２同期テーブル７４、ＯＲゲート７
６、ＤＳ１ＣｈＮｏ生成部７８及び遅延部８０より構成
される。

【００６８】ＤＳ２同期パターンチェック部７０は、ク
ロック信号clock に同期して、ＤＳ３ラインデータline
data 入力し、ＤＳ２フレームのオーバヘッドに含まれ
る同期ビットと同期を取って、ＤＳ２フレームパルスDS
2MFP及びＤＳ２オーバヘッドパルスDS2OH を生成する回
路である。

【００６９】ＤＳ２テーブルコントロール回路７２は、
ＤＳ２チャネル番号DS2ChNo.をアドレスとして、ＤＳ２
同期テーブル７４をリードして、ＤＳ２同期テーブル７
４に記憶された情報を出力するものである。

【００７０】図７は、図６中のＤＳ２同期テーブルの構
成図である。この図に示すように、ＤＳ２同期テーブル
７４は、ＤＳ２同期管理テーブル８２及びＤＳ２同期パ
ターンテーブル８４から構成される。

【００７１】ＤＳ２同期管理テーブル８２は、図７
（ａ）に示すように、ＤＳ３フレームに多重化されたＤ
Ｓ２＃１〜ＤＳ２＃７の７本のＤＳ２に対応するＤＳ２
チャネル番号DS2ChNo.（１〜７）をアドレスとして、各
アドレス領域に、ＤＳ２フレーム同期確定SYNC／同期は
ずれOOF を示す前状態、同期ビットパータンと照合する
現時点までの入力ビットのパターンを示す前回のビット
パターン、現時点でのＤＳ２フレームのカウント値（０
〜１１７５）を示す前回のカウント及びＤＳ３ラインデ
ータline data の前回のＤＳ２ペイロードのビットのＤ
Ｓ１チャネル番号DS1ChNo.を格納するテーブルである。

【００７２】図８は、ＤＳ２フレームフォーマットを示
す図である。この図に示すように、ＤＳ２フレームは、
１１７６ビットのフレームで構成され、２９４ビットの
サブフレームが７４から成る。ＤＳ２フレームのオーバ
ヘッドは、図中、Ｆ１，Ｆ２、Ｍ１，Ｍ２、Ｘ、Ｃ１〜
Ｃ３からなり、そのうち、同期ビットは、Ｆ１，Ｆ２及
びＭ１〜Ｍ３である。

【００７３】ＤＳ２同期パターンテーブル８４には、図
７（ｂ）に示すように、ＤＳ２フレームのオーバヘッド
に含まれる同期ビットＦ１，Ｆ２及びＭ１〜Ｍ３のビッ
ト値及びそのビットアドレスが格納される。例えば、Ｍ
１については、ビット値＝０及びそのビットアドレス０
が格納される。

【００７４】ＯＲゲート７６は、ＤＳ３オーバヘッドパ
ルスDS3OH 及びＤＳ２オーバヘッドパルスDS2OH との論
理和を取って、ＤＳ２オーバヘッドパルスDS2OH を出力
するものである。

【００７５】図８に示すように、ＤＳ２フレームは、４
８ビットのペイロードがビットインタリーブされてい
る。ＤＳ２フレームがＤＳ３フレームに収容されると、
図５に示す８４ビットのＤＳ３フレームのペイロードに
は、同一のＤＳ２チャネルが１２ビット（ＤＳ２フレー
ムの一部）が収容される。この１２ビットが、ＤＳ２フ
レームのペイロードが収容する４本のＤＳ１チャネルを
ビットインタリーブにより収容する。

【００７６】即ち、各ＤＳ２＃ｉ（ｉ＝１〜７）のチャ
ネルに収容される４本のＤＳ１チャネルＤＳ１＃１〜＃
４が、DS1#1,DS1#2,DS1#3,DS1#4,DS1#1,…とＤＳ２フレ
ームにビットインタリーブにより収容される。

【００７７】ＤＳ１Ｃｈｎｏ生成部５６は、クロック信
号clock に同期して、ＤＳ２フレームパルスDS2MFP及び
ＤＳ２オーバヘッドパルスDS2OH がインアクティブ、即
ち、ＤＳ３ラインデータline data に収容されるＤＳ２
フレームのペイロードのタイミングで、ＤＳ２チャネル
番号DS1ChNo.（１〜２８）を生成するものである。

【００７８】この場合、ＤＳ２＃１は、DS1ChNo.＝１〜
４、ＤＳ２＃２は、DS1ChNo.＝５〜８、ＤＳ２＃３は、
DS1ChNo.＝９〜１２、ＤＳ２＃４は、DS1ChNo.＝１３〜
１６、ＤＳ２＃５は、DS1ChNo.＝１７〜２０、ＤＳ２＃
６は、DS1ChNo.＝２１〜２４、ＤＳ２＃７は、DS1ChNo.
＝２５〜２８の各ＤＳ１チャネルを収容する。

【００７９】遅延部８０は、ＤＳ２フレームの同期ビッ
トと同期を取るには、ＤＳ２同期ビットパターンテーブ
ル８４に格納された同期ビットと照合する必要が有り、
ＤＳ２フレームの先頭ビットを入力してから、同期確定
するまでに時間を要するので、この時間だけＤＳ３ライ
ンデータline data を遅延させて、ＤＳ２フレームパル
スDS2MFP、ＤＳ２オーバヘッドパルスDS2OH 及びＤＳ１
チャネル番号DS1ChNo.と同期を取るものである。

【００８０】図９は、図２中のＤＳ１同期部の構成図で
ある。この図に示すように、ＤＳ１同期部４６は、ＤＳ
１同期パターンチェック部９０、ＤＳ１テーブルコント
ロール部９２、ＤＳ１同期テーブル９４、ＯＲゲート９
６、遅延部９８及び遅延部１００により構成される。

【００８１】ＤＳ１同期パターンチェック部９０は、ク
ロック信号clock に同期して、ＤＳ３ラインデータline
data 入力し、ＤＳ１フレームのオーバヘッドに含まれ
る同期ビットパターンと同期を取って、ＤＳ１オーバヘ
ッドパルスDS1OH を生成するものである。

【００８２】ＤＳ１テーブルコントロール部９２は、Ｄ
Ｓ１チャネル番号DS1ChNo.をアドレスとして、ＤＳ１同
期テーブル９４をリードして、ＤＳ１同期パターンチェ
ック部９０に出力するものである。

【００８３】図１０は、図９中のＤＳ１同期テーブル９
４の構成図である。この図に示すように、ＤＳ１同期テ
ーブル９４は、ＤＳ１同期管理テーブル１０２及びＤＳ
１同期ビットパターンテーブル１０４から構成される。
ＤＳ１同期管理テーブル１０２は、図１０（ａ）に示す
ように、ＤＳ３フレームに多重化された２８本のＤＳ１
チャネル番号DS1ChNo.をアドレスとして、各アドレス領
域に、ＤＳ１フレーム同期が取れているか否かを示す同
期確定SYNC／同期はずれOOF を示す前状態、同期ビット
パターンと照合するための現時点までの入力ビットパタ
ーンを示す前回までの入力ビットパターン及び現時点で
のＤＳ１フレームのカウント値（０〜４４３９）を示す
前回のカウントを格納するテーブルである。

【００８４】図１１は、ＤＳ１フレームフォーマットを
示す図である。この図に示すように、ＤＳ１フレーム
は、１９３ビットのフレーム構成されている。ＤＳ１ス
ーパフレームは、２４個のＤＳ１フレームで構成されて
いる。各ＤＳ１フレームのオーバヘッドは、図中、Ｆビ
ットであり、そのうち、同期ビットは、フレーミングビ
ット（ＦＰＳ）及びＣＲＣのビットである。

【００８５】ＤＳ１同期パターンテーブル１０４には、
図１０（ｂ）に示すように、ＤＳ１フレームのオーバヘ
ッドに含まれる同期ビット情報が格納され、フレーミン
グビットについては、そのビット値及びそのビットアド
レス、ＣＲＣについては、ＣＲＣビットである旨及びビ
ットアドレスが格納される。

【００８６】ＯＲゲート９６は、ＤＳ１オーバヘッドパ
ルスDS1OH 、及びＤＳ２オーバヘッドパルスDS2OH の論
理和を取って、ＤＳ１オーバヘッドパルスDS1OH を出力
するものである。

【００８７】遅延部９８は、ＤＳ１フレームの同期ビッ
トと同期を取るには、一定の同期ビットパターンと照合
する必要が有り、同期が取れた時点をＤＳ２フレームの
先頭ビットするので、ＤＳ２フレームの先頭ビットを入
力してから、最後の同期ビットを入力するまでに要する
時間だけＤＳ３ラインデータline data を遅延させて、
ＤＳ１オーバヘッドパルスDS1OH と同期を取るものであ
る。

【００８８】遅延部１００は、遅延部９８と同じ遅延時
間を有し、ＤＳ１チャネル番号DS1ChNo.を遅延させて、
ＤＳ１オーバヘッドパルスDS1OH 同期を取るものであ
る。ここで、ＤＳ１同期部４４では、ＤＳ１チャネル番
号DS1ChNo.からＤＳ０チャネル番号を生成しないのは、
図１１（ａ）に示すように、ＤＳ１フレームがＡＴＭセ
ルを直接収容しているので、下位のチャネル番号を生成
する必要がないからである。

【００８９】図１２は、図２中のＴＣｌａｙｅｒ処理部
の構成図である。この図に示すように、ＴＣｌａｙｅｒ
処理部４８は、ＨＥＣ同期部１１０、及び遅延部１１
２，１１４，１１６により構成される。

【００９０】ＨＥＣ同期部１１０は、ＤＳ１フレームの
ペイロードに含まれるＡＴＭセルのヘッダ誤り制御（Ｈ
ＥＣ:Header Error Control)をして、各ＡＴＭセルの先
頭位置を探して、ＡＴＭセルヘッダパルスCFP を生成す
るものである。

【００９１】遅延部１１２は、ＨＥＣ同期を取るには、
ＡＴＭセルの５バイトのヘッダを入力してからでないと
同期が確定しないので、これらのヘッダを入力する時間
だけＤＳ３ラインデータline data を遅延させて、ＡＴ
ＭセルヘッダパルスCFP と同期を取るものである。

【００９２】遅延部１１４は、遅延部１１２と同じ遅延
時間を有し、ＤＳ１オーバヘッドパルスDS1OH を遅延さ
せて、ＡＴＭセルヘッダパルスCFP と同期を取るもので
ある。

【００９３】遅延部１１６は、遅延部１０２と同じ遅延
時間を有し、ＤＳ１チャネル番号DS1ChNo.を遅延させ
て、ＡＴＭセルヘッダパルスCFP と同期を取るものであ
る。図１３は、図２中のＨＷＭＤＸの構成図である。

【００９４】この図に示すように、ＨＷＭＤＸ５０は、
受信制御部１２０、受信バッファ１２２＃ｉ（ｉ＝１〜
２８）及び多重化回路１２４より構成される。受信制御
部１２０は、ＤＳ１オーバヘッドパルスDS1OH がインア
クティブ（ＡＴＭセル）の時に、クロック信号clock に
同期して、ＤＳ１チャネル番号DS1ChNo.に対応する受信
バッファ１２２＃DS1ChNo.にＡＴＭセルヘッダパルスCF
P が受信バッファ１２２＃DS1ChNo.の先頭に位置するよ
うに、ＤＳ３ラインデータlinedata を蓄積するもので
ある。

【００９５】受信バッファ１２２＃ｉ（ｉ＝１〜２８）
は、各ＤＳ１チャネル番号DS1ChNo.に対応して設けられ
たＤＳ１チャネルのＡＴＭセルを受信するための受信バ
ッファである。

【００９６】多重化回路１２４は、受信バッファ１２２
＃ｉ（ｉ＝１〜２８）に蓄積したＡＴＭセルをクロック
信号ｃｌｏｃｋ２に同期してハイウェイに多重化するも
のである。

【００９７】以下、図２の動作説明をする。ＤＳ１ＡＴ
Ｍ−ＵＮＩ２−ｉ（ｉ＝１〜２８）は、ＡＴＭセルを図
示しない端末装置より受信すると、ＤＳ１回線DS1line
を通して、Ｍ１３ＭＤＸ４に送信する。Ｍ１３ＭＤＸ４
は、ＡＴＭセルを受信すると、図５、図８及び図１１に
示すフレームフォーマットに従って、ＡＴＭセルをＤＳ
３フレームにビットインタリーブして、多重化して、Ｄ
Ｓ３ラインデータline data をＤＳ３同期部４２に送信
する。

【００９８】（ａ） ＤＳ３同期部４２の動作 図１４は、ＤＳ３同期部４２のタイムチャートである。 （ａ１） ＤＳ３フレーム同期 ＤＳ３同期パターンチェック部５２は、ＤＳ３ラインデ
ータline data をクロック信号clock に同期して入力し
て、ＤＳ３同期管理テーブル６０中の前回までの入力ビ
ットパターンの最後尾に記憶し、１ビットだけ入力ビッ
トパターンをシフトする。

【００９９】ＤＳ３同期管理テーブル６０中の前回のカ
ウントをリードして、インクリメントする。このインク
リメントしたカウントに一致するビットアドレスがＤＳ
１同期パターンテーブル６２に記憶されているかを判別
する。

【０１００】ＤＳ３同期パターンテーブル６２に、一致
するビットアドレスが記憶されており、且つ、それがフ
レームパターンならば、入力したＤＳ３ラインデータli
ne data のビット値とＤＳ３同期パターンテーブル６２
に記憶された同期ビット値を比較する。

【０１０１】ＤＳ３同期パターンテーブル６２にビット
アドレスが記憶されており、且つ、パリティパターンな
らば、最後尾を除く入力ビットパターンのパリティを求
めて、最後尾のビット値と比較する。

【０１０２】入力したＤＳ３ラインデータline data の
ビット値と同期ビット値とが一致ししない、又はパリテ
ィが一致しないならば、その入力ビットパターンの先頭
ビットをＤＳ３フレームのアドレス０とした時に、前回
のカウントよりも小さいビットアドレスを有する同期ビ
ットに対して、そのフレーミングビットについては、そ
のビット値との比較、パリティビットについては、パリ
ティを算出して、パリティビットとの比較して、これら
が全て一致するか否かを判定する。

【０１０３】これらの中で一致しないものがあれば、１
ビット後のビットをＤＳ３フレームの先頭として、同様
の比較をして、最初に一致するビットパターンを求め
る。そして、その先頭ビットをアドレス０（ＤＳ３フレ
ームの先頭）とした時の今回入力したビットのアドレス
を前回のカウントとして更新する。

【０１０４】入力したＤＳ３ラインデータline data の
ビットと同期ビットとが一致し、且つ、そのビットアド
レスが同期ビットの最大のビットアドレスに一致すれ
ば、ＤＳ３フレーム同期がとれたものとして、前回の状
態をSYNCに設定して、前回のカウント及び図示しないＤ
Ｓ３フレームアドレスを初期化（０）する。

【０１０５】ここで、ＤＳ３フレームアドレスは、ＤＳ
３オーバヘッドDS3OH を生成するために使用するもので
あり、この生成と次に入力されるＤＳ３フレームの同期
の確立処理とが並列処理になり、前回のカウントをフレ
ーム同期に使用するためである。

【０１０６】ＤＳ３同期パターンチェック部５２は、Ｄ
Ｓ３フレーム同期が確立して、ＤＳ３フレームアドレス
を初期化すると、ＤＳ３フレームパルスDS3MFP及びＤＳ
３オーバヘッドパルスDS3OH を１クロックclock 分だけ
アクティブ（‘１’）にして、ＤＳ２同期部４４及びＤ
Ｓ２ＣｈＮｏ．生成部５６に出力する。

【０１０７】ＤＳ３同期パターンテーブル６２にインク
リメントした前回のカウントに一致するビットアドレス
が記憶されていなければ、次のＤＳ３ラインデータline
data のビットを入力するまで待機する。

【０１０８】入力したＤＳ３ラインデータline data の
ビットと同期ビット又はパリティが一致し、且つ、その
ビットアドレスが同期ビットの最大のビットアドレスに
一致しなければ、次のＤＳ３ラインデータline data の
ビットを入力するまで待機する。この状態では、ＤＳ３
フレーム同期は取れておらず、前回の状態はOOF のまま
である。

【０１０９】ＤＳ３同期パターンチェック部５２は、前
回の状態がSYNCならば、クロック信号clock に同期し
て、ＤＳ３フレームアドレスをインクリメントして、Ｄ
Ｓ３フレームアドレスに該当するＤＳ３ラインデータli
ne data のビットがオーバヘッドならば、ＤＳ３オーバ
ヘッドパルスDS3OH を１クロックclock だけアクティブ
（‘１’）にして、ＤＳ２同期部４４及びＤＳ２ＣｈＮ
ｏ．生成部５６に出力する。

【０１１０】これにより、ＤＳ３オーバヘッドパルスDS
3OH がインアクティブ（‘０’）ならば、ＤＳ３ライン
データline data がＤＳ３フレームのペイロードである
ことが分かる。

【０１１１】ＤＳ３同期パターンチェック部５２は、同
期確定してから、１ＤＳ３フレーム分のＤＳ３ラインデ
ータline data の入力完了すると、前回の状態をOFF に
設定する。

【０１１２】（ａ２） ＤＳ２チャネル番号の生成 ＤＳ２ＣｈＮｏ生成部５６は、ＤＳ３オーバヘッドパル
スDS3OH がインアクティブに遷移すると、ＤＳ２チャネ
ル番号DS2ChNo.＝７に初期化し、ＤＳ３オーバヘッドパ
ルスDS3OH がインアクティブ（‘０’）の間、クロック
信号clock に同期して、ＤＳ３同期管理テーブル６０の
前回のＤＳ２Ｃｈｎｏをインクリメントして更新すると
ともに、ＤＳ２チャネル番号DS2ChNo.（１〜７）をＤＳ
２同期部４４に出力する。

【０１１３】（ａ３） ＤＳ３ラインデータline data
の遅延 遅延部５８は、ＤＳ３ラインデータline data を入力す
ると、ＤＳ３ラインデータline data のＤＳ３フレーム
の先頭ビットを入力してから、ＤＳ３フレームパルスDS
3MFPがアクティブになるまでに要する予め定められた遅
延時間（最後の同期ビットのビットアドレス）で遅延さ
せて、ＤＳ２同期部４４に出力する。これにより、ＤＳ
３ラインデータline data とＤＳ３オーバヘッドパルス
DS3OH との同期が取ることができる。

【０１１４】（ｂ） ＤＳ２同期部４４の動作 図１５は、ＤＳ２同期部４４のタイムチャートである。 （ｂ１） ＤＳ２フレーム同期 ＤＳ２同期パターンチェック部７０は、ＤＳ３オーバヘ
ッドDS3OH がインアクティブ、即ち、ＤＳ３のペイロー
ドの時、ＤＳ３ラインデータline data をクロック信号
clock に同期して入力して、ＤＳ２テーブルコントロー
ル部７２を通して、ＤＳ１チャネル番号DS1ChNo.に対応
するＤＳ１同期管理テーブル８２中の前回までの入力ビ
ットパターンの最後尾に記憶する。

【０１１５】このＤＳ１チャネル番号DS1ChNo.に該当す
る前回までの入力ビットパターン及び前回のカウントを
参照して、ＤＳ２フレームの同期確立をする。このＤＳ
２フレームの同期確立は、ＤＳ２チャネル毎にＤＳ２フ
レーム同期を確立する点がＤＳ３フレームの同期と異な
るのみで他は前述したＤＳ３フレームの同期確立と同じ
なので説明を省略する。

【０１１６】ＤＳ２同期パターンチェック部７０は、Ｄ
Ｓ２チャネルについて、ＤＳ２フレームの同期が確定し
て、ＤＳ２フレームの先頭ビットの位置が判明すると、
前回の状態がSYNC状態にして、そのＤＳ２チャネル番号
に対応するＤＳ２フレームアドレスを初期化して、ＤＳ
２フレームパルスDS2MFP及びＤＳ２オーバヘッドパルス
DS2OH を１クロックclock だけアクティブ（‘１’）に
する。

【０１１７】ＤＳ２同期パターンチェック部７０は、ク
ロック信号clock に同期して、ＤＳ２チャネル番号DS2C
hNo.を入力し、そのＤＳ２チャネルの前回の状態がSYNC
であり、且つ、ＤＳ２フレームのオーバヘッドならば、
ＤＳ２オーバヘッドパルスDS2OH を１クロックclock だ
けアクティブ（‘１’）にして、ＯＲゲート７６に出力
する。

【０１１８】ＤＳ２同期パターンチェック部７０は、SY
NC状態のＤＳ２チャネルについて、１ＤＳ２フレーム分
のＤＳ３ラインデータline data の入力を完了すると、
前回の状態をOOF 状態にする。

【０１１９】ＯＲゲート７６は、ＤＳ３オーバヘッドパ
ルスDS1OH とＤＳ２オーバヘッドパルスDS2OH との論理
和を取って、ＤＳ２オーバヘッドパルスDS2OH をＤＳ１
同期部６６及びＤＳ１ＣｈＮｏ．生成部７８に出力す
る。これにより、ＤＳ２オーバヘッドパルスDS2OH がイ
ンアクティブならば、ＤＳ３ラインデータline data が
ＤＳ２フレームのペイロードであることが分かる。

【０１２０】（ｂ２） ＤＳ１チャネル番号の生成 ＤＳ１ＣｈＮｏ生成部７８は、ＤＳ２オーバヘッドパル
スDS2OH がアクティブに遷移すると、ＤＳ２同期管理テ
ーブル８２中のＤＳ２チャネル番号に対応するＤＳ１チ
ャネル番号DS1ChNo.を４，８，１２，１６，２０，２
４，２８のいずれかにそれぞれ初期化する。

【０１２１】そして、ＤＳ２オーバヘッドパルスDS2OH
がインアクティブの間、クロック信号clock に同期し
て、ＤＳ２テーブルコントロール部７２を通して、ＤＳ
２同期管理テーブル８２のＤＳ２チャネル番号DS2ChNo.
に該当する前回のＤＳ１Ｃｈｎｏをインクリメントし
て、ＤＳ１チャネル番号DS1ChNo.（１〜２８）をＤＳ１
同期部４６に出力する。

【０１２２】（ｂ３） ＤＳ３ラインデータline data
の遅延 遅延部８０は、ＤＳ３ラインデータline data を入力す
ると、ＤＳ３ラインデータline data に含まれるＤＳ２
フレームの先頭ビットを入力してから、ＤＳ２フレーム
パルスDS2MFPがアクティブになるまでに要する予め定め
られた遅延時間で遅延させて、ＤＳ１同期部４６に出力
する。これにより、ＤＳ３ラインデータline data とＤ
Ｓ２オーバヘッドパルスDS2OH との同期が取られる。

【０１２３】（ｃ） ＤＳ１同期部４６の動作 図１６は、ＤＳ１同期部のタイムチャートである。 （ｃ１） ＤＳ１フレーム同期 ＤＳ１同期パターンチェック部９０は、ＤＳ２オーバヘ
ッドDS2OH がインアクティブ、即ち、ＤＳ２フレームの
ペイロードの時、ＤＳ３ラインデータline data をクロ
ック信号clock に同期して入力して、ＤＳ１テーブルコ
ントロール部９２を通して、ＤＳ１チャネル番号DS1ChN
o.に対応するＤＳ１同期管理テーブル１０２中の前回ま
での入力ビットパターンの最後尾に記憶する。

【０１２４】このＤＳ１チャネル番号DS1ChNo.に該当す
る前回までの入力ビットパターン及び前回のカウントを
参照して、ＤＳ１フレームの同期確立をする。この同期
確立は、ＤＳ１チャネル番号DS1ChNo.毎にＤＳ１フレー
ムの同期確立を取ることを除いては、前述したＤＳ３フ
レームの同期確立と同じなので説明を省略する。

【０１２５】ＤＳ１同期パターンチェック部９２は、Ｄ
Ｓ１フレームの同期が確定して、ＤＳ１フレームの先頭
ビットの位置が判明すると、前回の状態をSYNC状態にし
て、そのＤＳ２チャネル番号に対応するＤＳ２フレーム
アドレスを初期化して、ＤＳ１オーバヘッドパルスDS1O
H を１クロックclock 分だけアクティブ（‘１’）にす
る。

【０１２６】ＤＳ１同期パターンチェック部９０は、ク
ロック信号clock に同期して、ＤＳ１チャネル番号DS1C
hNo.を入力し、そのＤＳ１チャネルの前回の状態がSYNC
であり、且つ、ＤＳ１フレームのオーバヘッドならば、
ＤＳ１オーバヘッドパルスDS1OH を１クロックclock だ
けアクティブ（‘１’）にして、ＯＲゲート９６に出力
する。

【０１２７】ＤＳ１同期パターンチェック部９０は、SY
NC状態のＤＳ１チャネルについて、１ＤＳ１フレーム分
のＤＳ３ラインデータline data の入力を完了すると、
前回の状態をOOF 状態にする。

【０１２８】ＯＲ回路９６は、ＤＳ１オーバヘッドパル
スDS1OH とＤＳ２オーバヘッドパルスDS2OH との論理和
を取って、ＤＳ１オーバヘッドパルスDS1OH をＴＣｌａ
ｙｅｒ処理部４８に出力する。これにより、ＤＳ１オー
バヘッドパルスDS1OH がインアクティブならば、ＤＳ１
フレームのペイロード、即ち、ＡＴＭセルであることが
分かる。

【０１２９】（ｃ２） ＤＳ３ラインデータline data
の遅延 遅延部９８は、ＤＳ３ラインデータline data を入力す
ると、ＤＳ３ラインデータline data に含まれるＤＳ１
フレームの先頭ビットを入力してから、該先頭ビットを
検出するまでに要する予め定められた遅延時間で遅延さ
せ、ＤＳ１オーバヘッドパルスDS1OH に同期させて、Ｔ
Ｃｌａｙｅｒ部４８に出力する。

【０１３０】（ｃ３） ＤＳ１チャネル番号の遅延 遅延部１００は、ＤＳ１チャネル番号DS1ChNo.を入力す
ると、遅延回路９８と同じ遅延時間だけ遅延して、ＤＳ
１オーバヘッドパルスDS1OH に同期させて、ＴＣｌａｙ
ｅｒ部４８に出力する。

【０１３１】（ｄ） ＴＣｌａｙｅｒ部４８の動作 図１７は、ＴＣｌａｙｅｒ部のタイムチャートである。 （ｄ１） ＨＥＣ同期 ＨＥＣ同期部１１０は、ＤＳ１オーバヘッドパルスDS1O
H がインアクティブ、即ち、ＡＴＭセルである時、ＤＳ
３ラインデータline data をクロック信号clock に同期
して、ＤＳ１同期管理テーブル１０２と同様に構成され
る該当するＤＳ１チャネル番号DS1ChNo.の入力ビットパ
ターンの最後尾にＡＴＭセルのビットを入力する。

【０１３２】ＨＥＣ同期部１１０は、ＤＳ１同期パター
ンチェック部９０と同様にして、各チャネルについて、
ＨＥＣ同期を取って、ＡＴＭセルのヘッダの先頭を示す
ＡＴＭセルヘッダパルスCFP を１クロックclock 分だけ
アクティブ（‘１’）にして、ＨＷＭＤＸ５０に出力す
る。

【０１３３】但し、ＨＥＣ同期部１１０におけるＨＥＣ
同期では、ＡＴＭセルの同期ビットは、フレーミングパ
ターンは存在せず、ＣＲＣチェックビットのみが存在す
るので、ＨＥＣ計算によって、同期の確立を取る。

【０１３４】（ｄ２） ＤＳ３ラインデータline data
の遅延 遅延部１１２は、ＤＳ３ラインデータline data を入力
すると、ＤＳ３ラインデータline data に含まれるＡＴ
Ｍセルの先頭ビットを入力してから、該先頭ビットを検
出するまでに要する遅延時間で遅延させて、ＡＴＭセル
パルスCFP に同期させて、ＨＷＭＤＸ５０に出力する。

【０１３５】（ｄ３） ＤＳ１オーバヘッドパルスDS1O
H の遅延 遅延部１１４は、ＤＳ１オーバヘッドパルスDS1OH を入
力すると、遅延回路１１２と同じ遅延時間だけ遅延し
て、ＡＴＭセルヘッダパルスCFP に同期させて、ＨＷＭ
ＤＸ５０に出力する。

【０１３６】（ｄ４） ＤＳ１チャネル番号DS1ChNo.の
遅延 遅延部１１６は、ＤＳ１チャネル番号DS1ChNo.を入力す
ると、遅延回路１１２と同じ遅延時間だけ遅延して、Ａ
ＴＭセルヘッダパルスCFP に同期させて、ＨＷＭＤＸ５
０に出力する。

【０１３７】（ｅ） ＨＷＭＤＸ５０の動作 （ｅ１） ＡＴＭセルの受信 受信制御回路１２０は、ＡＴＭセルヘッダパルスCFP が
アクティブになると、そのＡＴＭセルが収容されるＤＳ
１チャネル番号DS1ChNo.に対応する受信バッファ１２２
＃DS1ChNo.の先頭アドレス領域にＡＴＭセルのヘッダを
格納し、ＤＳ１オーバヘッドパルスDS1OH がインアクテ
ィブの間、即ち、ＡＴＭセルの時、クロック信号clock
に同期して、ＤＳ３ラインデータline data を該当する
ＤＳチャネル番号DS1ChNo.に対応する受信バッファ１２
２＃DS1ChNo.に順次格納してゆく。

【０１３８】（ｅ２） ＡＴＭセルの多重化 多重化回路１２４は、高速クロックに同期して、受信バ
ッファ１２２＃ｉ（ｉ＝１〜２８）に記憶されたＡＴＭ
セルを先頭から順次リードして、多重化してゆき、ＡＴ
Ｍ処理部１４に出力する。

【０１３９】ＡＴＭ処理部１４は、ＡＴＭセルのＶＰＩ
を参照して、ユーザが申告した帯域を越えているかを判
別して、帯域を越えているならば、ＡＴＭセルを廃棄
し、帯域を越えていなけば、ＡＴＭセルを通過させる。
ＡＴＭスイッチ１６は、ＡＴＭセルを入力して、ＶＰＩ
／ＶＣＩの変更などをして、ＡＴＭ網に伝送する。

【０１４０】以上説明した実施形態によれば、多重され
たchannelized interface のＤＳ３フレームをＤｎフレ
ームの伝送速度４４．７６３ＭｂｐｓでＤＳ２フレー
ム、ＤＳ１フレームとＡＴＭセルヘッダと階層構造に従
い分離してゆくので、従来のように、２８本のＤＳ１フ
レームインタフェースが不要となって、構成が簡単にな
る。

【０１４１】尚、本実施形態では、ビットインタリーブ
されたＤＳ３フレームの回線終端装置の例にとって説明
したが、ｂ（ｂ≧２）ビットインタリーブされた場合も
適用可能である。この場合は、ｂビットが同一のチャネ
ルであると認識してチャネル番号生成や同期を取ればよ
い。

【０１４２】

【発明の効果】以上説明したように、請求項１〜請求項
４記載の発明によれば、多重されたＤｎフレームを同一
の伝送速度にてＤｉフレームに分解してゆき、ＡＴＭセ
ルヘッダ信号を生成して、ＡＴＭセルを分離するので、
低速なインタフェース回路が不要となって、構成が簡単
になる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施形態によるＡＴＭ網の構成図であ
る。

【図３】図２中のＤＳ３同期部である。

【図４】図３中のＤＳ３同期テーブルを示す図である。

【図５】ＤＳ３フレームフォーマットを示す図である。

【図６】図２中のＤＳ２同期部の構成図である。

【図７】図６中ＤＳ２同期テーブルの構成図である。

【図８】ＤＳ２フレームフォーマットを示す図である。

【図９】図２中のＤＳ１同期部の構成図である。

【図１０】図９中ＤＳ１同期テーブルの構成図である。

【図１１】ＤＳ１フレームフォーマットを示す図であ
る。

【図１２】図２中のＴＣｌａｙｅｒ部の構成図である。

【図１３】図２中のＨＷＭＤＸの構成図である。

【図１４】ＤＳ３同期部のタイムチャートである。

【図１５】ＤＳ２同期部のタイムチャートである。

【図１６】ＤＳ１同期部のタイムチャートである。

【図１７】Ｔｃｌａｙｅｒ部のタイムチャートである。

【図１８】ＤＳｎインタフェースの階層構造を示す図で
ある。

【図１９】ＤＳｎフレームフォーマットを示す図であ
る。

【図２０】ＤＳ３ plain interface を示す図である。

【図２１】ＤＳ３ channelized interface を示す図で
ある。

【図２２】従来のＡＴＭ網を示す構成図である。

【符号の説明】

３０＃ｉ（ｉ＝ｎ〜０） Ｄｉ同期手段 ３２＃ｉ（ｉ＝ｎ〜２） Ｄ（ｉ−１）チャネル番号生
成手段 ３２＃２ 第２Ｄ１遅延手段 ３４＃１ 第１Ｄ１遅延手段 ３２＃０ 第２Ｄ０遅延手段 ３４＃０ 第１Ｄ０遅延手段 ３６ 第３Ｄ０遅延手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各回線インタフェースのＤｉ（ｉ＝１〜
   ｎ、但し、ｎ≧３）フレームが同期ビットを含むオーバ
   ヘッドとＡＴＭセルを含むペイロードとから構成され、
   前記Ｄｉ（ｉ＝１〜ｎ−１）フレームの前記オーバヘッ
   ド及び前記ペイロードがＤ（ｉ＋１）フレームのペイロ
   ードとして、Ｂ_(i+1) （Ｂ_(i+1) ≧１の整数）ビット毎
   にインタリーブされて階層化された最上位のＤｎフレー
   ムを入力して、前記ＡＴＭセルを分離する回線終端装置
   において、 前記Ｄｎフレームに対応して、Ｄｎ同期手段と、Ｄ（ｎ
   −１）チャネル番号生成手段及びＤｎ遅延手段と、 前記Ｄｉ（ｉ＝（ｎ−１）〜２）フレームに対応して、
   Ｄｉ同期手段と、Ｄ（ｉ−１）チャネル番号生成手段及
   びＤｉ遅延手段と、 前記Ｄ１フレームに対応して、Ｄ１同期手段と、第１Ｄ
   １遅延手段と、第２Ｄ１遅延手段と、 前記Ｄ１フレームのペイロードに含まれる前記ＡＴＭセ
   ルに対応して、Ｄ０同期手段と、第１Ｄ０遅延手段と、
   第２Ｄ０遅延手段と、第３Ｄ０遅延手段とを具備し、 前記Ｄｎ同期手段は、 前記Ｄｎフレーム及び該Ｄｎフレームの前記回線インタ
   フェースと同じ速度のクロック信号を入力して、前記Ｄ
   ｎフレームのオーバヘッドに含まれる前記同期ビットと
   同期を取って、Ｄｎフレームの前記オーバヘッドを示す
   Ｄｎオーバヘッドパルスを出力する構成とし、 前記Ｄ（ｎ−１）チャネル番号生成手段は、 前記Ｄｎフレームオーバヘッド及び前記クロック信号を
   入力して、前記ＤｎフレームのペイロードをＢ_n ビット
   入力する毎に、Ｄｎフレームがそのペイロードに含むＤ
   （ｎ−１）フレームのＤ（ｎ−１）チャネル番号を生成
   する構成とし、 前記Ｄｎ遅延手段は、 前記Ｄｎフレームの前記先頭ビットを入力してから該先
   頭ビットを検出して同期が確定するまでに必要とする前
   記Ｄｎフレームの入力ビット数分だけ前記Ｄｎフレーム
   を遅延させて、前記Ｄｎオーバヘッドパルスと同期を取
   る構成とし、 前記Ｄｉ（ｉ＝（ｎ−１）〜１）同期手段は、 前記Ｄ（ｉ＋１）遅延手段の出力信号、前記Ｄ（ｉ＋
   １）オーバヘッドパルス及び前記クロック信号を入力し
   て、同一のＤｉチャネル番号が付与されたＤｉフレーム
   のビットのオーバヘッドに含まれる同期ビットと同期を
   取って、Ｄｋ（ｉ≦ｋ≦ｎ）フレームの前記オーバヘッ
   ドを示すＤｉオーバヘッドパルスを出力する構成とし、 前記Ｄ（ｉ−１）（ｉ＝（ｎ−１）〜２）チャネル番号
   生成手段は、 前記クロック信号、前記Ｄｉチャネル番号及び前記Ｄｉ
   オーバヘッドパルスを入力して、同一の前記Ｄｉチャネ
   ル番号が付与された前記ＤｉフレームのペイロードをＢ
   _i ビット入力する毎に、前記Ｄｉチャネル番号のＤｉフ
   レームがそのペイロードに含むＤ（ｉ−１）フレームの
   Ｄ（ｉ−１）チャネル番号を生成する構成とし、 前記Ｄｉ（ｉ＝（ｎ−１）〜２）遅延手段は、 前記Ｄｉフレームの先頭ビットを入力してから該先頭ビ
   ットを検出して同期が確定するまでに必要とする前記Ｄ
   ｎフレームの入力ビット数分だけ前記Ｄｎフレームを遅
   延させて、前記Ｄｉオーバヘッドパルス及び前記Ｄ（ｉ
   −１）チャネル番号と同期を取る構成とし、 前記第１Ｄ１遅延手段は、 前記Ｄ１フレームの先頭ビットを入力してから該先頭ビ
   ットを検出して同期が確定するまでに必要とする前記Ｄ
   ｎフレームの入力ビット数分だけ前記Ｄ２遅延手段の出
   力信号を遅延させて、前記Ｄ１オーバヘッドパルスと同
   期を取る構成とし、 前記第２Ｄ１遅延手段は、 前記Ｄ１チャネル番号を前記第１Ｄ１遅延手段と同じ遅
   延時間だけ遅延させて、前記Ｄｉオーバヘッドパルスと
   同期を取る構成とし、 前記Ｄ０同期手段は、 前記Ｄ１オーバヘッドパルス、前記第２Ｄ１遅延手段の
   出力信号、前記第１Ｄ１遅延手段の出力信号及び前記ク
   ロック信号を入力して、同一のＤ１チャネル番号が付与
   されたＤ１フレームのペイロードに含まれる前記ＡＴＭ
   セルヘッダとの同期を取って、該ＡＴＭセルの先頭ビッ
   トを示すＡＴＭセルヘッダパルスを出力する構成とし、 前記第１Ｄ０遅延手段は、 前記ＡＴＭセルの先頭ビットを入力してから該先頭ビッ
   トを検出して同期が確定するまでに必要とする前記Ｄｎ
   フレームの入力ビット数分だけ前記第１Ｄ１遅延手段の
   出力信号を遅延させて、前記ＡＴＭセルヘッダパルスと
   同期を取る構成とし、 前記第２Ｄ０遅延手段は、 前記第２Ｄ１遅延手段の出力信号を前記第１Ｄ０遅延手
   段と同じ遅延時間だけ遅延させて、前記ＡＴＭセルヘッ
   ダパルスと同期を取る構成とし、 前記第３Ｄ０遅延手段は、 前記Ｄ１オーバヘッドパルスを前記第１Ｄ０遅延手段と
   同じ遅延時間だけ遅延させて、前記ＡＴＭセルヘッダパ
   ルスと同期を取る構成とした、 ことを特徴とする回線終端装置。
2. 【請求項２】 前記Ｄ（ｉ−１）（ｉ＝（ｎ−１）〜
   ２）チャネル番号生成手段は、 前記Ｄｉチャネル番号毎に、前回のＤ（ｉ−１）チャネ
   ル番号を記憶する第１記憶手段を参照し、前記Ｄｉチャ
   ネル番号に該当する前記前回のＤ（ｉ−１）チャネル番
   号と同じＤｉフレームのペイロードをＢ_i ビット入力す
   る毎に、前記Ｄ（ｉ−１）チャネル番号を求めて、該Ｄ
   （ｉ−１）チャネル番号で前記第１記憶手段を更新する
   構成とした、 ことを特徴とする請求項１記載の回線終端装置。
3. 【請求項３】 前記Ｄｉ（ｉ＝ｎ〜１）同期手段は、 前記Ｄｉフレームの前記オーバヘッドに含まれる前記同
   期ビットに関する同期情報を記憶する第２記憶手段、及
   び前記Ｄｉ（ｉ＝（ｎ−１）〜１）チャネル番号毎に、
   同一のＤｉチャネル番号が付された前回までのＤｎフレ
   ームの入力ビットパターン及びＤｉフレームにおける入
   力ビットの同期確定のためのアドレスである前回のカウ
   ンタを記憶する第３記憶手段を参照して、前記Ｄｉフレ
   ームに含まれる前記同期ビットと同期を取り前記Ｄｉオ
   ーバヘッドパルスを出力する構成にしたことを特徴とす
   る請求項１記載の回線終端装置。
4. 【請求項４】 前記Ｄ１チャネル番号毎に、前記ＡＴＭ
   セルを入力する受信バッファメモリと、 前記第２Ｄ０遅延手段の出力信号が示す前記Ｄ１チャネ
   ル番号に該当する前記受信バッファメモリの所定のアド
   レス領域に前記ＡＴＭセルヘッダパルスが示す前記第１
   Ｄ０遅延手段の出力信号を格納し、前記第３Ｄ０遅延手
   段の出力信号がＤ１フレームのペイロードを示す時に、
   該ペイロードを前記第２Ｄ０遅延手段の出力信号が示す
   前記Ｄ１チャネル番号に該当する前記受信バッファメモ
   リに順次格納する受信制御手段と、 前記受信バッファメモリに格納された前記ＡＴＭセルを
   多重化する多重化手段と、 を更に具備したことを特徴とする請求項１記載の回線終
   端装置。