KR100406850B1

KR100406850B1 - Ｄｓ3 데이터의 초고속직렬접속을 위한 채널라이징 방법

Info

Publication number: KR100406850B1
Application number: KR10-2001-0022901A
Authority: KR
Inventors: 서인석
Original assignee: 주식회사 K N C
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2003-11-21
Also published as: KR20020083354A

Abstract

본 발명은 1회선의 DS3 데이터를 다수의 초고속직렬접속(HSSI) 채널과 접속시키기 위한 채널라이징 방법에 관한 것으로, DS3 프레임 구조에서 페이로드를 각각 96비트로 구성된 총 49개 채널로 분할하고 그것들을 소정 개수씩 묶어 가입자선과 초고속직렬접속시키는 채널라이징 방법을 제공하여, DS3급 다중화 장치를 효율적으로 이용할 수 있게 되는 효과가 있다.

Description

ＤＳ3 데이터의 초고속직렬접속을 위한 채널라이징 방법{METHOD FOR CHANNELIZING FOR HIGH SPEED SERIAL INTERFACE OF DS3 DATA}

본 발명은 DS3 데이터의 초고속직렬접속을 위한 채널라이징 방법에 관한 것으로, 특히 1회선의 DS3의 페이로드 데이터를 49개의 채널로 분할하여 가입자선의 초고속직렬접속 채널과 접속시키는 DS3 데이터의 초고속직렬접속을 위한 채널라이징 방법에 관한 것이다.

일반적으로 디지털 네트워크에서는 다수의 신호를 다중화하여 전송·교환한다. 특히 장거리의 중계 전송로에서는 한 가닥의 케이블로 가능한한 많은 신호를 다중 전송하는 것이 회선(채널)당 전송비를 낮출 수 있다. 그러나 수만 회선 이상의 큰 다중도를 실현하는 경우, 다수의 신호를 모아서 한번에 다중화하는 방법은 적합하지 않다. 따라서 먼저 몇몇 회선을 모아서 다중화하고, 이어 그 다중화한 신호를 모아서 다시 다중화하는 식으로 순차 반복하여 최종적으로 큰 다중도를 얻는다.

네트워크에 최초로 도입된 디지털 방식은 전화용 페어 케이블을 사용한 24채널의 다중전송방식으로서 전송속도는 1.544Mbps이다. 전화음성의 1개 채널은 64Kbps로 디지털화가 가능하여, 전화음성 24채널을 다중화한 것에 다중신호의 선두위치를 표시하기 위한 펄스(pulse)를 8Kbps만 추가하면 1.544Mbps가 된다(64Kbps×4＋8Kbps = 1.544Mbps). 이를 디지털 계층의 1차군이라 한다. 이 1차군을 4개 모아서 다중화하면 2차군이 된다. 1.544Mbps를 4배한 6.176Mbps에 다중화한 1차군 신호의 순번을 표시하기 위한 펄스와 스터프 펄스(stuff pulse)를 추가하면 2차군의 전송속도는 6.312Mbps가 된다. 스터프 펄스란 1차군 신호를 다중화할 때에 생기는 펄스의 어긋남을 조절하는 것이다. 스터프(stuff)는 "충전물(充塡物)"을 집어넣는다는 의미이다.

마찬가지로 2차군을 다섯개 다중화하여 3차군, 3차군을 3개 다중화하여 4차군, 4차군을 4개 다중화하여 5차군이라고 하는 디지털 계층을 만든다. 각 차군에 대응하는 전송속도로 디지털전송을 하기 위해서는 동축케이블이나 광섬유, 마이크로웨이브 무선 등이 이용되고 있다.

도 1은 3차군에 속하는 디지털 전용회선 DS3(Digital Signal Level 3)의 프레임 구성을 나타낸다. DS3는 7개의 DS2 프레임이 다중화된 것으로, 가입자선상의 최대 전송 속도는 44.736 Mbps이다. DS3 프레임은 멀티프레임 구성인 7개의 프레임으로 구성되어 있고 각 프레임이 680 비트로 구성되어 있으므로 총 4760(680×) 비트로 구성되어 있다. 4760 비트 중에서 프레임 비트가 56비트이고 정보 비트(페이로드 데이터)가 4704비트이다. 도 1에서 X, F, C, P, M으로 표기한 비트는 프레임 비트이다.

여기에서, DS3는 7개의 DS2가 다중화되어진 것이지만 전송 제어를 위한 헤더가 포함된다. 따라서, DS3는 7개의 DS2와 헤더가 결합된 것이므로, DS3 프레임의 총 비트수에 대하여 하나의 DS2가 차지하는 비트수는 4760비트×6.312 Mbps×4.736Mbps)=671.609 비트가 된다. 또한, 상기 DS3 프레임의 총 비트수에 대하여 하나의 DS2가 차지하는 비트수는 671.609 이지만 정수로 만들기 위해 DS3 프레임내의 하나의 DS2가 차지하는 비트수로 672 비트를 할당시킨다. 그러므로, DS3 프레임 내의 전체 DS2가 차지하는 비트수는 672×=4704 비트가 된다. 그리고, 671.609 비트를 672 비트로 할당시켰기 때문에 1 비트의 차이가 나게 되므로 각 프레임마다 1 비트는 정보 비트가 될 수도 있고, 사용하지 않는 비트가 될 수도 있다. 상기 1 비트가 자리맞춤(J1~J7) 비트이다.

그런데 이러한 DS3급 다중화/역다중화 장치에 있어서 가입자선의 초고속직렬접속 채널과 접속하기 위한 채널라이징 방법이 지금까지 구체적으로 제시되어 있지 않았기 때문에 이를 구현하기 위한 채널라이징 방법이 요구되고 있다.

이에 본 발명은 DS3의 페이로드를 각각 96 비트로 구성된 49개의 묶음으로 분할하고 그것들을 소정 개수씩 묶어 가입자선의 초고속직렬접속 채널과 접속시키는 채널라이징 방법을 제공하여 DS3급 다중화 장치를 효과적으로 이용할 수 있게 하는 것을 그 목적으로 한다.

도 1은 일반적인 DS3 프레임 구조를 보여주는 도면,

도 2는 본 발명에 따른 채널라이징 방법을 설명하기 위한 도면,

도 3은 본 발명에 따른 채널라이징 방법을 이용하는 다중화 장치의 구성을 개략적으로 보여주는 회로 블록도,

도 4는 본 발명에 따른 채널라이징 방법에 대한 흐름도이다.

*도면의 주요 부분에 대한 부호의 설명

10 ... 다중화/역다중화 장치

12 ... 클럭 분할 카운터(CDCP: CLOCK DIVISION COUNTER PART)

14 ... 메인 프로세서(uP)

16 ... 채널 시작 래치회로

18 ... 채널 종료 래치회로

20, 22 ... 비교기

24 ... 데이터 래치회로

26 ... AND 게이트

상술한 목적을 달성하기 위해, 본 발명에 따른 DS3 데이터의 초고속직렬접속을 위한 채널라이징 방법은, DS3(Digital Signal Level 3) 데이터를 다수의 가입자선 초고속직렬접속(HSSI: High Speed Serial Interface) 채널과 접속시키는 다중화/역다중화 장치의 채널라이징 방법에 있어서, CDCP(Clock Division CounterPart)가 DS3 선로로부터 수신된 데이터를 가지고 재생한 클럭(수신클럭모드)이나 장치내부에서 생성된 클럭(자체클럭모드)인 "Clock(45M)"클럭과 프레임 펄스를 가지고 DS3 1프레임당 페이로드 데이터(4704비트)를 49등분하는 단계와; 메인 프로세서가 외부 사용자의 명령을 입력받아 선택된 채널의 속도 및 채널라이징 폭을 결정하도록 각 채널의 시작과 종료(즉, 타임 슬롯 폭(Time Slot Width))에 대한 명령을 래치회로에 전달하는 단계와; 상기 래치회로가 비교기에 각각 채널 시작 및 종료 지점을 설정해 주는 단계와; 상기 비교기가 1프레임당 페이로드 데이터(4704 비트)를 49등분하는 카운트 버스와 채널의 시작과 끝이 래치된 데이터 버스를 비교하여 선택된 채널만큼만 펄스폭이 유지되도록 채널 시작용 프리셋 펄스(Preset Pulse)와 채널 종료용 리셋 펄스(Reset Pulse)를 생성시키는 단계와; 데이터 래치 회로가 상기 비교기에서 발생한 시작 펄스와 종료 펄스를 가지고 선택된 채널의 펄스 폭을 생성시키는 단계; 및 45Mbps 클럭과 시간 슬롯 펄스 폭(Time Slot Pulse Width)으로부터 AND 게이트를 통하여 펄스 폭 만큼만 채널화된 클럭을 생성시키는 단계를 포함하는 것을 특징으로 한다.

위에서 "CLOCK(45M)"와 45Mbps 클럭은 DS3(44.736bps)급 또는 소위 45M급 다중화/역다중화 장치의 동기화를 위한 외부 또는 내부 클럭을 나타낸다.

구체적으로, 본 발명에 따른 채널라이징 방법은 DS3 데이터를 49개의 채널로 분할하기 위해 96 비트씩 묶고 그것들을 다시 소정 개수씩 묶어 가입자선에 초고속직렬접속(HSSI: High Speed Serial Interface)시킨다. 이러한 구성을 간단히 나타내면 다음과 같다:

4760 비트(1 프레임) = 4704 비트(페이로드 데이터) + 56 비트(프레임 비트)

4704 비트(페이로드 데이터) = 96 비트 ×49 채널

또한, 각각 분리된 채널 데이터는 아래와 같이 단편적인 초고속직렬접속(HSSI) 속도로 처리된다:

HSSI 비트 길이 = 96 비트 ×n(n=1~49)

페이로드 전체 속도(44.209 Mbps) = 44.736 Mbps ×(4704 비트/4760 비트)

HSSI 속도(bps) = 44.209 Mbps ×(n/49)

이하, 본 발명에 따른 실시예를 도면을 참조하여 상세하게 설명한다.

도 2는 본 발명에 따른 채널라이징 방법을 설명하기 위한 도면이고, 도 3은 본 발명에 따른 채널라이징 방법을 이용하는 다중화/역다중화 장치의 구성을 개략적으로 보여주는 회로 블록도이며, 도 4는 본 발명에 따른 채널라이징 방법에 대한 흐름도이다.

도 2를 참조하면, DS3 프레임은 본 발명에 따른 방법에 의해 프레임 비트를 제외한 페이로드 데이터가 순차적으로 96 비트씩 묶여 49개의 채널로 역다중화된다.

도 3에서는 다중화 장치(10)의 가입자선 인터페이스에 접속되는 다수의 초고속직렬접속 채널중 두 개의 채널에 해당하는 회로를 중심으로 나타내고 나머지는 채널n으로 생략하여 나타내었다.

도 3을 참조하면, 분할 카운터(CDCP: Clock Division Counter Part; 12)가DS3 선로로부터 수신된 데이터를 재생한 클럭(수신클럭모드)이나 장치내부에서 생성된 클럭(자체클럭모드)인 "Clock(45M)"클럭과 프레임 펄스를 가지고 1프레임당 페이로드 데이터 4704비트로 49등분할 수 있는 회로이다. 이 회로는 49등분이 가능한 카운트 버스(Count Bus)를 발생시킨다.

메인 프로세서(u-P; 14)는 외부 사용자의 명령을 입력받아 선택된 채널의 속도 및 채널라이징(Channelizing) 폭을 결정하도록 각 채널의 시작과 종료(즉, 타임 슬롯 폭(Time Slot Width))에 대한 명령을 래치회로(16, 18)에 전달한다.

상술한 채널 시작 및 종료 래치회로(16, 18)는 메인 프로세서(14)로부터 전달받은 타임 슬롯 펄스 폭(Time Slot Pulse Width)의 시작을 알리는 데이터 버스(Data Bus)와 타임 슬롯 펄스 폭의 종료를 알리는 데이터 버스와 연결된다. 예를 들면, 첫 번째 블록에서 채널 시작점이 3이고 종료점이 5라면 메인 프로세서(14)는 채널 시작 래치(Start Latch)에 3을 쓰고(Write), 채널 종료 래치(End Latch)에 5를 써서 비교기(20, 22)에 시작 및 종료 지점을 설정해 준다.

상술한 비교기(20, 22)는 1프레임당 페이로드 데이터 4704 비트를 49등분한 카운트 버스와 채널의 시작과 끝이 래치된 데이터 버스를 비교하여 선택된 채널수만큼만 펄스폭이 유지되도록 하기 위한 채널 시작용 프리셋 펄스(Preset Pulse)와 채널 종료용 리셋 펄스(Reset Pulse)를 생성시킨다. 예를 들면, 채널 시작점이 3이고 끝점이 5라면 시작은 채널3에서 프리셋 펄스가 발생하고 끝은 채널5에서 리셋 펄스가 발생한다.

데이터 래치 회로(24)는 비교기(20, 22)에서 발생한 시작 펄스와 종료 펄스를 가지고 선택된 채널의 펄스 폭을 생성시킨다. 그런 다음, 44Mbps 클럭과 비교기(20, 22)에서 전송되는 시간 슬롯 펄스 폭(Time Slot Pulse Width)으로부터 AND 게이트(26)를 통하여 펄스 폭 만큼만 채널화된 클럭을 생성시킨다. 예를 들면, 채널 시작점이 1이고 끝점이 5라면 사용채널은 5채널(1,2,3,4,5)이고 채널속도는 다음과 같이 4.511Mbp가 된다:

HSSI Speed(b/s) = 44.209Mbps × (n=5) / 49 =4.511Mbps

이와 같이, 본 발명에 따른 채널라이징 방법을 DS3급 다중화 장치에 이용하면, 입력되는 DS3급 45Mbps의 데이터 클럭을 49개의 채널로 분할하고 그것들을 소정 개수씩 묶어 가입자선에 초고속직렬접속시킴으로써 다중화장치를 보다 효율적으로 이용할 수 있게 된다.

도 4를 참조하면, 본 발명에 따른 채널라이징 방법은, CDCP(Clock Division Counter Part)를 통해 DS3 선로로부터 수신된 데이터를 가지고 재생한 클럭(수신클럭모드)이나 장치내부에서 생성된 클럭(자체클럭모드)인 "Clock(45M)"클럭과 프레임 펄스를 가지고 1프레임당 페이로드 데이터 4704비트를 49등분하는 단계(S1); 메인 프로세서(uP)가 외부 사용자의 명령을 입력받아 선택된 채널의 속도 및 채널라이징(Channelizing) 폭을 결정하도록 각 채널의 시작과 종료(즉, 타임 슬롯 폭(Time Slot Width))에 대한 명령을 래치회로에 전달하는 단계(S2); 상기 채널 시작 및 종료 래치회로가 비교기에 시작 및 종료 지점을 설정해 주는 단계(S3); 상기 비교기를 통해 1프레임당 페이로드 데이터 4704 비트를 49등분이 가능한 카운트 버스와 채널의 시작과 끝이 래치된 데이터 버스를 비교하여(S4) 선택된 채널만큼만펄스폭이 유지되도록 하기 위한 채널 시작용 프리셋 펄스(Preset Pulse)와 채널 종료용 리셋 펄스(Reset Pulse)를 생성시키는 단계(S5); 데이터 래치 회로를 통해 상기 비교기에서 발생한 시작과 종료 펄스를 가지고 선택된 채널의 펄스 폭을 생성시키는 단계(S6); 및 45Mbps 클럭과 시간 슬롯 펄스 폭(Time Slot Pulse Width)으로부터 AND 게이트를 통하여 펄스 폭 만큼만 채널화된 클럭을 생성시키는 단계(S7)를 포함한다.

상술한 본 발명에 의하면, DS3의 페이로드(정보 비트)를 각각 96 비트로 구성된 49개의 채널로 분할하고 그것들을 소정 개수씩 묶어 가입자선의 초고속직렬접속 채널과 접속시키는 채널라이징 방법을 이용함으로써 DS3급 다중화 장치를 효율적으로 이용할 수 있다는 이점이 있다.

또한, 본 발명에 따른 채널라이징 방법을 이용하면 비교적 적은 개수인 49개의 채널로 분할함으로써 다중화장치에 포함되는 소자의 개수가 감소되어 장치의 가격을 낮추며 또한 다중화장치에 설치되는 소자의 개수가 적으므로 장치의 고장율을 감소시켜 유지보수 비용을 감소시킬 수 있다는 이점이 있다.

Claims

DS3(Digital Signal Level 3) 데이터를 다수의 가입자선 초고속직렬접속(HSSI: High Speed Serial Interface) 채널과 접속시키는 다중화/역다중화 장치(10)의 채널라이징 방법에 있어서,

CDCP(Clock Division Counter Part; 12)가 DS3 선로로부터 수신된 데이터로부터 재생한 클럭(수신클럭모드)이나 장치내부에서 생성된 클럭(자체클럭모드)인 "Clock(45M)"클럭과 프레임 펄스를 가지고 DS3 1프레임의 페이로드 데이터를 49등분하는 단계(S1);

메인 프로세서(14)가 외부 사용자의 명령을 입력받아 선택된 채널의 속도 및 채널라이징(Channelizing) 폭을 결정하도록 각 채널의 시작과 종료(즉, 타임 슬롯 폭(Time Slot Width))에 대한 명령을 래치회로(16, 18)에 전달하는 단계(S2);

상기 래치회로(16, 18)가 비교기(20, 22)에 각각 채널 시작 및 종료 지점을 설정해 주는 단계(S3);

상기 비교기(20, 22)가 1프레임의 페이로드 데이터를 49등분하는 카운트 버스와 채널의 시작과 끝이 래치된 데이터 버스를 비교하여 선택된 채널만큼만 펄스폭이 유지되도록 채널 시작용 프리셋 펄스(Preset Pulse)와 채널 종료용 리셋 펄스(Reset Pulse)를 생성시키는 단계(S4, S5);

데이터 래치 회로(24)가 상기 비교기(20, 22)에서 발생한 시작과 종료 펄스를 가지고 선택된 채널의 펄스 폭을 생성시키는 단계(S6); 및

45Mbps 클럭과 시간 슬롯 펄스 폭(Time Slot Pulse Width)으로부터 AND 게이트(26)를 통하여 펄스 폭 만큼만 채널화된 클럭을 생성시키는 단계(S7)를 포함하는 것을 특징으로 하는 DS3 데이터의 초고속직렬접속을 위한 채널라이징 방법.