JP3481841B2 - 時分割多重データ／セル変換回路及びセル／時分割多重データ変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，時分割多重データ
／セル変換回路及びセル／時分割多重データ変換回路に
係り，特に，ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａ
ｎｓｆｅｒ Ｍｏｄｅ）／ＡＴＭ（Ａｓｙｎｃｈｒｏｎ
ｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）ハイブリットア
ーキテクチャを有する時分割多重化装置において，時分
割多重データをＡＴＭセルデータに変換し，また逆にＡ
ＴＭセルデータを時分割多重データに変換する際に使用
される，時分割多重データ／セル変換回路及びセル／時
分割多重データ変換回路に関するものである。

【０００２】

【従来の技術】今日の企業内通信においては，従来の音
声に加えて画像，文字，データなどの様々な情報を融合
し効率的に伝送する，いわゆるマルチメディア通信への
動きが加速している。電子メール，イントラネットに代
表されるように，企業は様々な点で電子化を促進してい
る。ビデオ会議システムやデスクトップＴＶ会議システ
ムなども現実のものとなりつつある。そのような状況の
なかで，企業内通信の帯域に対する要求は，急激なイン
フラの整備にともない深刻な問題となっている。また，
大容量の情報を高速に伝送する必要性も今後ますます増
大することが予測される。

【０００３】ところで，大容量のマルチメディア情報を
高速，広帯域に伝送する手段として，ＡＴＭ技術に期待
がよせられている。ＡＴＭの導入は，前記問題の解決に
対して有効であるばかりでなく，企業内通信のネットワ
ークのシームレス化にも効果があり，現在多くの企業
が，構内網のＡＴＭ化を検討している。このように，企
業内通信綱のＡＴＭ化が加速しているなかで，構内網と
構内網とを接続するネットワークとしては，既存の専用
線やフレームリレーが当面は主流となることが予想され
る。第一種業者が，セルリレーのサービスを開始した
が，従来網に比べ通信料金が高額である。また，ＮＴＴ
が１５５ＭｂｐｓのフルＡＴＭ網の構築を現在進めてい
るが，その普及に時間がかかることや通信コストに疑問
が残るなどの問題が予想される。

【０００４】従って，構内網で扱われるＡＴＭデータを
現在最も普及し，かつコスト面で優れている専用線に多
重して伝送するために，ＡＴＭ／ＳＴＭ変換とＳＴＭ／
ＡＴＭ変換とを相互に行うことができる多重化装置の開
発が必要となる。かかるＳＴＭ／ＡＴＭハイブリットア
ーキテクチャを有する時分割多重化装置の一例が，特開
平８−７９２６３号公報に開示されている。

【０００５】上記従来技術にかかるＳＴＭ／ＡＴＭ変換
回路に用いるセル組立回路５０を図１５に示した。セル
組立回路５０は，ＳＴＭ回線データ１を格納するバッフ
ァ２と，タイミングクロック４と，バッファ２へのＳＴ
Ｍ回線データ１の書込みを制御する書込カウンタ１６
と，外部トリガ１５に基づいてバッファ２に書き込まれ
たＳＴＭ回線データ１の読出しを制御する読出カウンタ
１７と，外部トリガ１５の入力時に書込カウンタ１６を
所定値にセットするカウンタセット部２４と，読み出し
たデータ５とセルヘッダ１９とアダプテーションヘッダ
１８とを多重化してＡＴＭセル１３を送信する多重化部
１２とから主に構成されている。

【０００６】従来のセル組立回路５０においては，ＳＴ
Ｍ回線データ１の入力にバッファ２を設けることによ
り，ＡＴＭセル１３を組み立てる際に，そのバッファ２
からＳＴＭ回線データ１を必要量取り出すことを可能に
して，セル化の遅延を抑える方式が開示されている。ま
た，このＳＴＭ／ＡＴＭ変換回路を複数個用いてセル多
重を行う方法についても開示されている。

【０００７】

【発明が解決しようとする課題】ところで，上述した特
開平８−７９２６３号公報に開示されているような従来
のＳＴＭ／ＡＴＭ変換回路においては，ＳＴＭデータを
セルに変換しＡＴＭ回線に送出することは可能である
が，逆に，セルをＳＴＭデータに変換しＳＴＭ回線に送
出することはできなかった。そのため，従来の専用線な
どのＳＴＭ回線上で，ＡＴＭ通信を実現する場合には不
適であった。また，上記従来の時分割多重化装置では，
ＳＴＭ／ＡＴＭ変換回路を複数個用いてセル多重を行っ
ているが，このＳＴＭ／ＡＴＭ変換回路は，回路内部に
セルヘッダ生成回路を有しており，バッファに蓄積した
ＳＴＭデータを逐次読み出し，ヘッダを付加しセルを組
み立てるという回路構成上，セルの宛先を示すへッダ部
は変換回路ごとに固定となってしまい柔軟性に欠けると
いう問題もあった。

【０００８】 また，多重化装置に収容されるＡＴＭ端
末には，ヘッダ内の宛先情報の仮想パス識別子（Ｖｉｒ
ｔｕａｌ Ｐａｔｈ Ｉｄｅｎｔｉｆｉｅｒ，以下「Ｖ
ＰＩ」と称する。），仮想チャネル識別子（Ｖｉｒｔｉ
ａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ，以下
「ＶＣＩ」と称する。）が予め割り当てられており，そ
れらの宛先情報ＶＰＩ，ＶＣＩに基づいて情報伝送が行
われるとともに，ＡＴＭスイッチやハブによるスイッチ
ングが行われる。従って，ＳＴＭ回線当たり一つのＶＰ
Ｉ，ＶＣＩしか割り当てることができないため，端末を
増設する際には，増設分だけ新たなＳＴＭ／ＡＴＭ変換
回路が必要となり，さらにＳＴＭ回線も増設分だけ必要
となった。従って，従来の方式は，複数の端末を１本の
回線に効率よく多重し伝送を行う多重化装置には適さな
いという問題があった。

【０００９】本発明は，従来の時分割多重化装置が有す
る上記問題点に鑑みてなされたものであり，時分割多重
化装置において，時分割多重データをＡＴＭセル・デー
タに変換し，また，ＡＴＭセル・データを時分割多重デ
ータに変換することが可能な，新規かつ改良された変換
回路を提供することを目的としている。

【００１０】

【課題を解決するための手段】上記問題を解決するた
め，請求項１によれば，時分割多重データを時分割多重
バスから分離する時分割多重データ分離部と，分離され
た時分割多重データに対して，ヘッダ誤り制御機能，ヘ
ッダ誤り制御シーケンス生成（ＨＥＣ演算）機能，セル
同期機能，及びデスクランブル機能を実施する時分割多
重データ処理回路と，通信速度変換を可能とするための
速度変換メモリと，セルをセルバス上に多重するための
セル多重部とから成り，時分割多重データ分離部には，
通常のフレームに加えて，フレームの周期よりさらに長
い周期のマルチフレームが入力されることを特徴とする
時分割多重データ／セル変換回路が提供される。

【００１１】かかる構成によれば，時分割多重データ分
離部により時分割多重データを時分割多重バスから分離
し，分離された時分割多重データに対して，時分割多重
データ処理回路によりヘッダ誤り制御，ヘッダ誤り制御
シーケンス生成（ＨＥＣ演算），セル同期ならびにデス
クランブルを実施し，セル多重部によりセルをセルバス
上に多重することにより，時分割多重データをセルに変
換することができる。

【００１２】 さらに，時分割多重データ分離部には，
通常のフレームに加えて，フレームの周期よりさらに長
い周期のマルチフレームが入力されるので，さらに小さ
い帯域で時分割多重データ分離を実施することが可能で
ある。

【００１３】 さらに，請求項２に記載のように，時分
割多重データ分離部中のトランスポートストリーム設定
レジスタ部を，トランスポートストリーム設定ビットと
回路番号ビットから構成し，トランスポートストリーム
設定レジスタ部を時分割多重バスに割り当てるトランス
ポートストリーム数分設けるようにしてもよい。かかる
構成によれば，時分割多重データ処理回路の有効トラン
スポートストリーム数を任意に設定し時分割多重データ
／セル変換が可能である。

【００１４】 さらに好ましくは，請求項３に記載のよ
うに，時分割多重データ分離部は，イネーブル信号を生
成し，ヘッダ誤り制御機能，ヘッダ誤り制御シーケンス
生成（ＨＥＣ演算），セル同期ならびにデスクランブル
をイネーブル信号に追従させる構成から成るようにして
もよい。かかる構成によれば，時分割多重データ分離部
のトランスポートストリーム設定レジスタ部の設定値を
変更するだけで，容易に上述の効果が得られる。すなわ
ち，マルチフレームが入力されることにより，さらに小
さい周期で時分割多重データ分離を実施することが容易
に可能であり，トランスポート設定レジスタ部を時分割
多重バスに割り当てるトランスポートストリーム数分設
けることにより，有効トランスポートストリーム数を任
意に設定することが容易に可能である。

【００１５】 さらに，請求項４に記載のように，速度
変換メモリは，セルのライトとリードをそれぞれ異なる
周期のクロックで実施するようにしてもよい。セルのラ
イトとリードの周期を変化させることにより，時分割多
重データをセルに変換する際の通信速度の変換が可能で
ある。

【００１６】 さらに好ましくは，請求項５に記載のよ
うに，速度変換メモリのリードはライトに比べて高速で
あるように構成される。かかる構成によれば，速度変換
メモリに１セルのライトが完了しても，ＡＴＭ側のリー
ドが時分割多重側のライトに比べて高速であるため，１
セルのライト完了後，次のセルの先頭バイトがライト開
始されるまでに，メモリから全てのセルをリードするこ
とが可能であり，メモリからセルが溢れることはない。

【００１７】 また，請求項６によれば，セルをセルバ
ス上から分離するセル分離部と，速度変換を可能とする
ための速度変換メモリと，ヘッダ誤り制御シーケンス生
成（ＨＥＣ演算）機能，スクランブル機能及びアイドル
セル生成機能を実施するセル処理回路と，時分割多重デ
ータを時分割多重バス上に多重する時分割多重データ多
重部とから成り，セル分離部には仮想パス識別子／仮想
チャネル識別子識別機能を設けたことを特徴とするセル
／時分割多重データ変換回路が提供される。

【００１８】かかる構成によれば，セル分離部によりセ
ルをセルバス上から分離し，セル処理回路によりヘッダ
誤り制御シーケンス生成（ＨＥＣ演算），スクランブ
ル，アイドルセル生成を実施し，時分割多重データ多重
部により時分割多重データを時分割多重バス上に多重す
ることにより，セルを時分割多重データに変換すること
ができる。

【００１９】さらに，アイドルセル生成機能を有してい
るため，多重化装置立ち上げ時，あるいは運用中にセル
バス上にセル／時分割多重データ変換回路宛の有効セル
が入力されない時，アイドルセルを生成し，これを時分
割多重バスに多重することができる。

【００２０】従って，多重化装置立ち上げ時，セル／時
分割多重データ変換回路に全く有効セルの入力がない時
でも，対向の多重化装置内の時分割多重データ／セル変
換回路は，セル／時分割多重データ変換回路で生成する
アイドルセルを用いてセル同期を確立し，セル／時分割
多重データ変換回路に有効セルが入力されるまでの間，
セル同期状態を維持可能である。また，運用中に，有効
セルの入力が途絶えても，アイドルセルにより対向の多
重化装置内の時分割多重データ／セル変換回路のセル同
期状態は維持可能であり，再同期を取り直す必要がなく
なる。アイドルセルは，時分割多重データ／セル変換回
路でセル同期に使用された後廃棄されるので，セル／時
分割多重データ変換回路がアイドルセルを出力すること
には何の問題もない。

【００２１】 さらに，セル処理回路の回路数に応じた
種類のＶＰＩ／ＶＣＩを設定することにより，回路数分
のセルを時分割多重バスに多重可能となる。

【００２２】 さらに，請求項７に記載のように，時分
割多重データ多重部には，通常のフレームに加えて，フ
レームの周期よりさらに小さい周期のマルチフレームが
入力されていてもよい。かかる構成によれば，さらに小
さい周期で時分割多重を実施することが可能である。

【００２３】 さらに，請求項８に記載のように，時分
割多重データ多重部のトランスポートストリーム設定レ
ジスタ部を，トランスポートストリーム設定ビットと回
路番号ビットから構成し，トランスポートストリーム設
定レジスタ部を時分割多重バスに割り当てるトランスポ
ートストリーム数分設けるようにしてもよい。かかる構
成によれば，セル処理回路の有効トランスポートストリ
ーム数を任意に設定しセル／時分割多重データ変換が可
能である。

【００２４】 さらに，請求項９に記載のように，時分
割多重データ多重部は，イネーブル信号を生成し，ヘッ
ダ誤り制御シーケンス生成（ＨＥＣ演算），スクランブ
ルならびにアイドルセル生成を前記イネーブル信号に追
従させる構成から成るようにしてもよい。かかる構成に
よれば，時分割多重データ分離部のトランスポートスト
リーム設定レジスタ部の設定値を変更するだけで，容易
に上述の効果が得られる。すなわち，マルチフレームが
入力されることにより，さらに小さい帯域で時分割多重
データ多重を実施することが可能であり，トランスポー
トストリーム設定レジスタ部を時分割多重バスに割り当
てるトランスポート数分設けることにより，有効トラン
スポートストリーム数を任意に設定することが可能であ
る。

【００２５】 さらに，請求項１０に記載のように，速
度変換メモリは，セルのライトとリードをそれぞれ異な
る周期のクロックで実施するようにしてもよい。セルの
ライトとリードの周期を変化させることにより，セルを
時分割多重データに変換する際の通信速度の変換が可能
である。

【００２６】 さらに，請求項１１に記載のように，セ
ル分離部は，速度変換メモリにアクセス中であることを
通知する信号を出力するようにしてもよい。かかる構成
によれば，速度変換メモリのライトに比べリードが遅
く，セルバスに絶え間なく有効セルが入力されたとして
も，セルの入力を停止させるための信号を出力すること
により，速度変換メモリでセルが溢れるのを防止するこ
とが可能である。

【００２７】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる時分割多重データ／セル変換回路ならび
にセル／時分割多重データ変換回路の好適な実施の形態
について詳細に説明する。なお，以下の説明及び添付図
面において，略同一の機能および構成を有する構成要素
については，同一符号を付することにより，重複説明を
省略することにする。

【００２８】（第１の実施の形態）図１は，時分割多重
データ（以下「ＴＤデータ」と称する。）をＡＴＭセル
（以下「セル」と称する。）に変換する回路を示してい
る。以下，図１を参照しながら，第１の実施の形態にか
かるＴＤデータ／セル変換回路の構成について詳細に説
明する。

【００２９】本発明にかかるＴＤデータ／セル変換回路
１００は，図１に示したように，時分割多重バス（以下
「ＴＤバス」と称する。）１０４からＴＤデータを分離
する時分割多重データ分離部（以下「ＴＤ分離部」と称
する。）１０３と，分離したＴＤデータに対して後述す
るＨＥＣ演算，セル同期，デスクランブルなどの処理を
施すＴＤデータ処理回路１０９−１〜ｎと，前記処理を
施したＴＤデータを蓄積する速度変換メモリ１１３−１
〜ｎと，速度変換メモリ１１３−１〜ｎからセル１１４
を読み出してセルバス（ＲＡＤ）１１７上にセル多重を
実施するセル多重部１１５とから主に構成される。以
下，ＴＤデータ／セル変換回路１００の各構成要素につ
いて順次説明する。

【００３０】 まず，ＴＤデータ／セル変換回路１００
は，２系統のクロック（ＭＣＬＫ）１０１とクロック
（ＲＣＬＫ）１０２で動作する。そして，機能ブロッ
ク，ＴＤ分離部１０３及びＴＤデータ処理回路１０９−
１〜ｎはクロック（ＭＣＬＫ）１０１に同期して動作し
て，クロック（ＭＣＬＫ）１０１に同期した信号，すな
わちＴＤ側基準信号（ＲＴＭＦ）１０５，同ＴＤ側基準
信号（ＲＴＦＰ）１０６，ＴＤデータ信号１０７−１〜
ｎ，回路イネーブル信号１０８−１〜ｎ，ＴＤデータ信
号１１０−１〜ｎ，ライトアドレス信号１１１−１〜
ｎ，ライト開始／終了信号１１２−１〜ｎを入出力す
る。また，機能ブロック，セル多重部１１５はクロック
（ＲＣＬＫ）１０２に同期して動作して，クロック（Ｒ
ＣＬＫ）１０２に同期した信号，すなわちセル信号１１
４−１〜ｎ，リードアドレス信号１１６−１〜ｎ，セル
バス信号（ＲＡＤ）１１７，ＡＴＭ側基準信号（ＲＡＦ
Ｐ）１１８を入出力する。

【００３１】次に，ＴＤ分離部１０３には，ＴＤバス
（ＲＴＤＴ）１０４及び多重化装置ＴＤ側基準信号（Ｒ
ＴＭＦ）１０５，同ＴＤ側基準信号（ＲＴＦＰ）１０６
がそれぞれ入力される。ＴＤバス（ＲＴＤＴ）１０４上
のＴＤデータは，ＴＤ分離部１０３に設定されたトラン
スポートストリーム（以下「ＴＳ」と称する。）情報に
従って各ＴＤデータ処理回路１０９−１〜ｎに対応して
分離され，ＴＤデータ１０７−１〜ｎとしてＴＤデータ
処理回路１０９−１〜ｎに出力される。また，回路イネ
ーブル信号１０８−１〜ｎは，ＴＤデータ処理回路１０
９−１〜ｎを制御するための信号であり，ＴＤ分離部１
０３に設定されたＴＳ情報に従って生成され出力され
る。

【００３２】次に，ＴＤデータ処理回路１０９−１〜ｎ
は，ＴＴＣ標準，ＪＴ−１４３２の９６項〜１０３項に
記載される各機能，すなわちヘッダ誤り制御機能，へッ
ダ誤り制御シーケンス生成（ＨＥＣ演算）機能，セル同
期機能及びデスクランブル機能を実現するものである。
ＴＤデータ処理回路１０９−１〜ｎには前述したＴＤデ
ータ１０７−１〜ｎ及び回路イネーブル信号１０８−１
〜ｎが入され，ＴＤデータ処理回路１０９−１〜ｎの回
路に対応して分離された各ＴＤデータ１０７−１〜ｎに
対しへッダ誤り制御，ＨＥＣ演算，セル同期及びデスク
ランブルなどの処理が回路イネーブル信号１０８−１〜
ｎに従い実施され，ＴＤデータ１１０−１〜ｎとして速
度変換メモリ１１３−１〜ｎにそれぞれ出力される。

【００３３】また，ライトアドレス１１１−１〜ｎは，
ＴＤデータ１１０−１〜ｎを速度変換メモリ１１３−１
〜ｎにライトするためのライトアドレスであり，通知信
号１１２−１〜ｎはＴＤデータ１１０−１〜ｎのライト
開始と終了をセル多重部１１５に通知する信号である。

【００３４】次に，速度変換メモリ１１３−１〜ｎは，
各ＴＤデータ処理回路１０９−１〜ｎに対応しており，
ＴＤデータ処理回路１０９−１〜ｎにおいてそれぞれ前
述の処理が施されたＴＤデータ１１０−１〜ｎとライト
アドレス１１１−１〜ｎが入力される。速度変換メモリ
１１３−１〜ｎに蓄積されたＴＤデータ１１０−１〜ｎ
は，セル多重部１１５から供給されるリードアドレス１
１６−１〜ｎに従い，セル１１４−１〜ｎとして出力さ
れる。速度変換メモリ１１３−１〜ｎは，それぞれ１セ
ル分のセルを蓄積することが可能なデュアルボートのメ
モリで構成される。

【００３５】セル多重部１１５は，速度変換メモリ１１
３−１〜ｎから読み出したセル１１４を，セルバス（Ｒ
ＡＤ）１１７上に多重する機能を有する。リードアドレ
ス１１６−１〜ｎは，速度変換メモリ１１３−１〜ｎよ
りセル１１４−１〜ｎを読み出す際のリードアドレス１
１６−１〜ｎである。また，セル多重部１１５には多重
化装置ＡＴＭ側基準信号（ＲＡＦＰ）１１８が入力され
る。

【００３６】以上，第１の実施例にかかるＴＤデータ／
セル変換回路１００の構成について説明したが，次に，
図２を参照しながら，ＴＤ分離部１０３の詳細な構成に
ついて説明する。

【００３７】ＴＤ分離部１０３は，図２に示すように，
カウンタ部１２０と，ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔ
ｒｅａｍ）設定レジスタ部１２３と，マスク生成部１２
５と，ＴＤ分離部１２８とから主に構成されている。カ
ウンタ部１２０には，多重化装置ＴＤ側基準信号（ＲＴ
ＭＦ）１０５及び同ＴＤ側基準信号（ＲＴＦＰ）１０６
が入力され，多重化装置ＴＤ側基準信号（ＲＴＭＦ）１
０５に対する多重化装置ＴＤ側基準信号（ＲＴＦＰ）１
０６の計数結果をマスク生成部１２５の制御信号として
１２１より出力し，また，多重化装置ＴＤ側基準信号１
０６を基準とするＴＳ数を計数し，信号１２２としてＴ
Ｓ設定レジスタ部１２３に出力する。そして，ＴＳ設定
レジスタ部１２３は，信号１２２に従ってＴＳ設定情報
／回路番号情報１２４をマスク生成部１２５に出力す
る。

【００３８】マスク生成部１２５には，ＴＤバス（ＲＴ
ＤＴ）１０４と，カウンタ部１２０からの制御信号１２
１と，ＴＳ設定レジスタ部１２３からのＴＳ設定情報／
回路番号情報１２４が入力され，ＴＤ分離のためのマス
ク信号１２７−１〜ｎを生成しＴＤ分離部１２８に出力
する。また，マスク生成部１２５は，ＴＤバス（ＲＴＤ
Ｔ）１０４から入力されるＴＤデータをマスク信号１２
７−１〜ｎとの位相関係と整合をとりながらＴＤデータ
１２６として出力する。

【００３９】ＴＤ分離部１２８には，ＴＤデータ１２６
及びマスク信号１２７−１〜ｎが入力され，それらの信
号に基づいて，ＴＤデータ処理回路１０９−１〜ｎに対
応するＴＤデータ１０７−１〜ｎを出力する。また，Ｔ
Ｄ分離部１２８は，ＴＤデータ処理回路１０９−１〜ｎ
を制御する回路イネーブル信号１０８−１〜ｎを出力す
る。

【００４０】次に，以上のように構成される第１の実施
の形態にかかるＴＤデータ／セル変換回路１００の動作
について説明する。

【００４１】まず，図２のＴＤ分離部１０３の動作を図
３のタイミングチャートを用いて説明する。図１のクロ
ック１０１，多重化装置ＴＤ側基準信号（ＲＴＭＦ，Ｒ
ＴＦＰ）１０５，１０６の位相関係は３００〜３０２に
示す通りである。多重化装置ＴＤ側基準信号（ＲＴＭ
Ｆ，ＲＴＦＰ）１０５，１０６のフレーム周期には様々
な場合が考えられるが，本実施の形態では，多重化装置
ＴＤ側基準信号（ＲＴＦＰ）１０６を，８ｋ［Ｈｚ］
（１２５μ［ｓ］）とし，多重化装置ＴＤ側基準信号
（ＲＴＭＦ）１０５は，多重化装置ＴＤ側基準信号（Ｒ
ＴＦＰ）１０６の１０フレーム分の周期（０．８ｋ［Ｈ
ｚ］／１．２５ｍ［ｓ］）としている。以下，多重化装
置ＴＤ側基準信号（ＲＴＦＰ）１０６を「フレーム」と
称し，それに対して多重化装置ＴＤ側基準信号（ＲＴＭ
Ｆ）１０５を「マルチフレーム」と称することにする。

【００４２】図３において，符号３０３，３０４は，図
２に示すＴＤ分離部１０３のカウンタ部１２０の内部動
作を示しており，マルチフレーム（ＲＴＭＦ）１０５と
フレーム（ＲＴＦＰ）１０６をトリガにして，ＴＳ数を
計数する２０４８進カウンタ（ｃｎｔ２０４８）の出力
信号３０３とフレーム数を計数する１０進カウンタ（ｃ
ｎｔ１０）の出力信号３０４をそれぞれ示している。符
号３０５は３０４のｃｎｔ１０＝１〜３の時，すなわち
マルチフレーム１０５の先頭位置に対するフレーム位置
が２〜４番目の時に有効（有効＝１／無効＝０）となる
信号である。

【００４３】さらに符号３０６，３０７は，図２のＴＳ
設定レジス夕部１２３から出力される，ＴＳ設定情報／
回路番号情報１２４を示している。ＴＳ設定レジスタ部
１２３は，図４に示したように，ＴＳ設定ビットと回路
番号ビットとから構成される。ＴＳ設定ビットは，ＴＤ
バス１０４上の各ＴＳが図１の１００に対して有効か無
効かを設定し，有効であれば「１」を，無効であれば
「０」が設定される。回路番号ビットは，ＴＳ設定ビッ
トで設定した有効ＴＳに多重されたＴＤデータが，どの
ＴＤデータ処理回路（図１のＴＤデータ処理回路１０９
−１〜ｎ）で処理されるのかを示す。なお，ＴＳ設定ビ
ットが無効であれば，回路番号ビットにはどの様な値が
設定されていても構わない。

【００４４】さらに符号３０８は，図２のＴＤバス（Ｒ
ＴＤＴ）１０４を示している。１フレームのＴＳ数が２
０４８ＴＳであれば，その数分のＴＤデータが多重可能
である。１フレームに多重されるデータ数には様々な場
合が考えられるが，本実施の形態では，１フレーム２０
４８ＴＳ（ＴＳ０〜ＴＳ２０４７）とした場合につい
て，図３及び図４を参照しながら説明する。

【００４５】図２のカウンタ部１２０の２０４８進カウ
ンタ出力１２２（３０３）に従い，ＴＳ設定レジスタ部
１２３に設定されたレジスタ値（３１３）の内容がＴＳ
０〜ＴＳ２０４７の順にＴＳ設定レジスタ部１２３から
ＴＳ設定情報／回路番号情報１２４（３０６，３０７）
としてマスク生成部１２５に出力される。次に，図２の
マスク生成部１２５は，入力された制御信号１２１（３
０５）とＴＳ設定情報／回路番号情報１２４（３０６，
３０７）に基づいて，マスク信号１２７−１〜ｎ（図３
では符号３１０−１〜ｎで示す。）を生成する。

【００４６】ここで，マスク信号生成の動作を，回路１
については有効ＴＳ５，回路２については有効ＴＳ１と
し，さらに回路２はマルチフレーム１０５を使用するも
のとして説明する。なお，マルチフレーム１０５を使用
するとは，例えばマルチフレーム１０５の先頭位置に対
するフレーム位置が２〜４番目の時にだけ，該当するフ
レームのＴＳが有効になることを意味する。マルチフレ
ーム時有効となるフレーム位置やフレーム数には様々な
選び方があるが，ここでは前述の場合について説明す
る。また，マルチフレーム１０５を使用するか否かは，
あらかじめマスク生成部１２５に設定しておく必要があ
る。

【００４７】例えば，ＴＳ設定情報／回路番号情報１２
４のうち，ＴＳ設定情報３０６が「有効」であり，回路
番号情報がＴＤデータ処理回路１０９−１を示す「１」
を検出すると，図３の位相関係でマスク信号１２７−１
を「有効」にする。また，ＴＳ設定情報／回路番号情報
１２４のうち，ＴＳ設定情報３０６が「有効」であり，
回路番号情報がＴＤデータ処理回路１０９−２を示す
「２」を検出し，さらにＴＤデータ処理回路１０９−２
はマルチフレームを使用するため，３０５に示すよう
に，制御信号１２１も「有効」の時だけ，図３の位相関
係でマスク信号１２７−２を有効にする。例えば，図３
に示した点Ａでは，制御信号１２１は「無効」であるた
め，マスク信号１２７−２及びイネーブル信号１０９−
２は無効となる。また，図３に示した点Ｂでは，ｃｎｔ
１０（３０４）が１であり，制御信号１２１も「有効」
であるため，マスク信号１２７−２は有効となる。

【００４８】図２のマスク生成部１２５から出力される
ＴＤデータ１２６は，ＴＤバス（ＲＴＤＴ）１０４をマ
スク信号１２７−１〜ｎの出力とタイミングを合わせた
もので，ＴＤバス（ＲＴＤＴ）１０４，ＴＤデータ１２
６，マスク信号１２７−１〜ｎの位相関係は，図３にお
いて符号３０８，３０９，３１０−１〜ｎに示す通りで
ある。

【００４９】図２のＴＤ分離部１２８は，ＴＤデータ１
２６，マスク信号１２７−１〜ｎに基づいてＴＤデータ
処理回路１０９−１〜ｎに対応するＴＤバス（ＲＴＤ
Ｔ）１０４上のＴＤデータ１０７−１〜ｎ（図３におい
て符号３１１−１〜ｎで示す。）を分離し，出力すると
ともに，イネーブル信号１０８−１〜ｎ（図３において
符号３１２−１〜ｎで示す。）を出力する。

【００５０】 例えば，回路１の場合には，マスク信号
１２７−１が有効の時のＴＤデータ（ＴＤ５）をＴＤデ
ータ１２６（図３において符号３０９で示す。）から分
離し，対応するＴＤデータ１０７−１（図３において符
号３１１−１で示す。）に出力する。この時，次にマス
ク信号が有効になるまで，分離したデータは保持され
る。イネーブル信号１０８−１（図３において符号３１
２−１で示す。）は，分離データにタイミングを合わせ
てイネーブルを出力したものである。同様に回路２も，
マスク信号１２７−２が有効の時のＴＤデータ（ＴＤ
１）をＴＤデータ１２６（図３において符号３０９で示
す。）から分離し，対応するＴＤデータ１０７−２（図
３において符号３１１−２で示す。）に出力する。この
時，次にマスク信号が有効になるまで分離したデータは
保持される。イネーブル信号１０８−２（図３において
符号３１２−２で示す。）は，分離データにタイミング
を合わせてイネーブルを出力したものである。

【００５１】以上がＴＤ分離部１０３の動作説明であ
る。次に，ＴＤデータ処理回路１０９−１〜ｎと，速度
変換メモリ１１３−１〜ｎと，セル多重部１１５の動作
について，図４を参照しながら説明する。ただし，ＴＤ
分離部１０９−１〜ｎは，ＴＴＣ標準，ＪＴ−１４３２
の９６項〜１０３項に記載される，ヘッダ誤り制御機
能，へッダ誤り制御シーケンス生成（ＨＥＣ演算），セ
ル同期ならびにデスクランブル機能を実現するブロック
であるが，これらの機能については，本発明とは直接関
連を持たないため，これらについての機能説明は省略す
ることにする。

【００５２】ＴＤデータ処理回路１０９−１〜ｎは，Ｔ
Ｄ分離部１０３で分離されたＴＤデータ１０７−１〜ｎ
を，イネーブル信号１０８−ｎに従って，前述の処理を
実施する。例えば，ＴＤデータ処理回路１０９−１の場
合には，８ｋフレーム中に１ＴＳだけ処理すべき有効デ
ータがＴＤバス上に多重される前述の例では，８ｋ周期
でイネーブル信号１０８−１が有効となり，この時だけ
ＴＤデータ処理回路１０９−１が動作する。そして，イ
ネーブル無効時には，ＴＤデータ処理回路１０９−１内
部のレジスタの内容は，次にイネーブル信号１０８−１
が有効になるまで保持される。

【００５３】ＴＤ分離されたＴＤデータ１０７−１〜ｎ
はシリアル入力であるが，セルフォーマットが５３ｂｙ
ｔであることから，ＴＤデータ１１０−１〜ｎは８パラ
レルに変換されて出力される。従って，速度変換メモリ
１１３へのアクセスは，リード／ライトとも８パラレル
で実施される。また，ＴＤデータ処理回路１０９−１〜
ｎは，セル同期機能を持つので，速度変換メモリ１１３
へのアクセスはセル単位で実施する。

【００５４】次に，速度変換メモリ１１３へのアクセス
方法について，ＴＤデータ処理回路１０９−１を例に，
図５の４００〜４０８を参照しながら説明する。

【００５５】ＴＤデータ処理回路１０９−１は，セル同
期機能を持つため，セル同期が確立するとセルの先頭位
置を決定することができるので，セルの１ｂｙｔ目に合
わせて，ライトアドレス「０」を発行し，セルの２ｂｙ
ｔ〜５３ｂｙｔに対しても順次ライトアドレス「１」〜
「５２」を発行し出力する（図５の符号４０１，４０２
を参照のこと。）。またＴＤバスの有効ＴＳが８ｋフレ
ームに１ＴＳであることから，速度変換メモリ１１３−
１へのライトは８ｋ周期に１ｂｙｔ実施される。また，
通知信号１１２−１を「有効（＝０）」にする。この信
号は１１５にセルのライト開始と終了を通知するための
信号である（図５の符号４０３を参照のこと。）。これ
らの動作は，クロック１０１（ＭＣＬＫ）に同期して実
施される（図５の符号４００参照のこと。）

【００５６】セル多重部１１５は，通知信号１１２−１
の立ち下がりと立ち上がりで，ＴＤデータ処理回路１０
９−１の速度変換メモリ１１３−１へのライト動作の開
始と終了を検出する。通知信号１１２−１が検出された
場合には，すなわち，セルが速度変換メモリ１１３−１
にライトされたことを意味するので，ＴＤデータ処理回
路１０９−１にリードが許可される読み出し周期中に，
速やかにセル１１０−１をリードしなければならない。
なお，かかる読み出し周期については後述する。

【００５７】多重化装置ＡＴＭ側基準信号（ＲＡＦＰ）
１１８は，クロック（ＲＣＬＫ）１０２の５３サイクル
の周期を持つ信号で，セルフレームと称される。セルフ
レームとリードアドレス１１６−１と読み出されたセル
１１４−１との位相関係は，それぞれ，図５において符
号４０６及び符号４０７に示す通りであり，セル１１４
−１の先頭ｂｙｔｅをセルフレーム１１８の先頭に合わ
せてセルバス１１７に出力する（図５の符号４０８を参
照のこと。）。

【００５８】上述したセル読み出し周期は，ＴＤデータ
／セル変換回路１００のセル多重部１１５に均等に与え
られる，セル読み出しの許可期間である（図５の４１５
〜４１９参照のこと）。セル読み出し周期を設け，速度
変換メモリ１１３−１〜ｎに蓄積されたセル１１４−１
〜ｎ（４１１〜４１３）をリードし，セルバス１１７に
逐次挿入することにより，セル多重部１１５でセル多重
を実現する。なお，自回路の読み出し周期であるにも関
わらず，ＴＤデータ処理回路１０９−１の読み出し周期
４１８の場合，速度変換メモリ１１３−１にセルが蓄積
されなければ，ＴＤデータ処理回路１０９−１のセルを
多重すべき位置に５３ｂｙｔオールＦＦ［Ｈ］を挿入す
る。このオールＦＦのデータがセルバス１１７上に出力
されても，多重化装置内のＡＴＭスイッチで無効セルと
して廃棄されるのでなんら影響ない。

【００５９】以上，第１の実施の形態にかかるＴＤデー
タ／セル変換回路１００の構成及び動作について説明し
てきたが，次に，ＴＤデータ／セル変換回路１００の効
果について説明する。

【００６０】まず，本実施の形態によれば，上述のよう
にＴＤデータ／セル変換回路１００を構成し，動作させ
ることにより，ＴＤデータをセルに変換することができ
る。またＴＤ分離部１０３には，フレームに加えて，フ
レームの周期よりさらに長い周期のマルチフレームが入
力されているので，さらに小さい帯域でＴＤ分離を実施
することが可能である。

【００６１】さらに，本実施の形態によれば，ＴＤ分離
部１０３中のＴＳ設定レジスタ部１２３は，ＴＳ設定ビ
ットと回路番号ビットから構成されているので，ＴＳ設
定レジスタ部１２３をＴＤバス１０４に割り当てるＴＳ
数分設けることにより，各回路の有効ＴＳ数を任意に設
定し，ＴＤデータ／セル変換をすることが可能である。

【００６２】さらに，本実施の形態によれば，ＴＤ分離
部１０３は，イネーブル信号１０８を生成し，ヘッダ誤
り制御装置，ヘッダ誤り制御シーケンス生成（ＨＥＣ演
算），セル同期ならびにデスクランブルをイネーブル信
号１０８に追従させる構成にしたので，ＴＤ分離部１０
３のＴＳ設定レジスタ部の設定を変更するだけで，容易
に上述の効果が得られる。すなわち，さらに小さい帯域
でＴＤ分離を実施することが可能であり，有効ＴＳ数を
任意に設定することが可能である。

【００６３】さらに，本実施の形態によれば，速度変換
メモリ１１３は，セルのライトとリードをそれぞれ異な
る周期のクロック（ＭＣＬＫ）１０１及び（ＲＣＬＫ）
１０２で実施するように構成したので，ＴＤデータをセ
ルに変換する際の通信速度の変換が可能である。

【００６４】さらに，本実施の形態においては，ＡＴＭ
側のリードがＴＤ側のライトに比べて高速となるように
構成したので，速度変換メモリ１１３に１セルのライト
が完了しても，ＡＴＭ側のリードがＴＤ側のライトに比
べて高速であるため，１セルのライト完了後，次のセル
の先頭バイトがライト開始されるまでに，完全にメモリ
からセルをリードすることが可能であり，メモリからセ
ルが溢れることはない。

【００６５】（第２の実施の形態）図６は，セルをＴＤ
データに変換する回路を示している。以下，図６を参照
しながら，第２の実施の形態にかかるセル／ＴＤデータ
変換回路２００について詳細に説明する。

【００６６】本実施の形態にかかるセル／ＴＤデータ変
換回路２００は，図６に示したように，セルバス２０４
からセルを分離するセル分離部２０３と，分離したセル
を蓄積する速度変換メモリ２１０−１〜ｎと，アイドル
セル生成機能を有し，有効セルまたはアイドルセルにＨ
ＥＣ演算，スクランブルなどの処理を施すセル処理回路
２１３−１〜ｎと，ＴＤバス２１７上にＴＤデータを多
重する時分割多重データ多重部（以下「ＴＤ多重部」と
称する。）２１５とから主に構成されている。以下，セ
ル／ＴＤデータ変換回路２００の構成について順次説明
する。

【００６７】まず，セル／ＴＤデータ変換回路２００
は，２系統のクロック（ＭＣＬＫ）２０１とクロック
（ＳＣＬＫ）２０２で動作する。そして，機能ブロッ
ク，セル分離部２０３はクロック（ＳＣＬＫ）２０２に
同期して動作して，クロック（ＳＣＬＫ）２０２に同期
した信号，すなわちライトアドレス信号２０８及び通知
信号２０９ａ−１〜ｎを入出力する。また，機能ブロッ
ク，セル処理回路２１３−１〜ｎとＴＤ多重部２１５
は，クロック（ＭＣＬＫ）２０１に同期して動作して，
クロック（ＳＣＬＫ）２０２に同期した信号，すなわち
通知信号２０９ｂ−１〜ｎ，セル出力信号２１１，リー
ドアドレス信号２１２−１〜ｎ，セル出力信号２１４−
１〜ｎ，回路イネーブル信号２１６−１〜ｎ，ＴＤバス
（ＳＴＤＴ）２１７，多重化装置ＴＤ側基準信号（ＳＴ
ＭＦ）２１８，多重化装置ＴＤ側基準信号（ＳＴＦＰ）
２１９を入出力する。

【００６８】次に，セル分離部２０３の構成について説
明すると，セル分離部２０３にはセルバス（ＳＡＤ）２
０４，多重化装置ＡＴＭ側基準信号２０５（ＳＡＦＰ）
が入力される。セルバス（ＳＡＤ）２０４上のセルは，
セル分離部２０３によりセル２０７−１〜ｎとして分離
される。ライトアドレス２０８−１〜ｎは，セル分離部
２０３で分離されたセル２０７−１〜ｎを後段の速度変
換メモリ２１０−１〜ｎにライトする際のライトアドレ
ス２０８であり，通知信号２０９ａ−１〜ｎは，速度変
換メモリ２１０−１〜ｎに対するセル２０７−１〜ｎの
ライトの開始と終了をセル処理回路２１３−１〜ｎに通
知する信号であり，さらに通知信号２０９ｂ−１〜ｎ
は，セル処理回路２１３−１〜ｎに対するセル２１１−
１〜ｎのリードの開始と終了をセル分離部２０３に通知
する信号である。また，入力停止信号２０６−１〜ｎ
は，セル処理回路２１３−１〜ｎに対応するセルがセル
分離部２０３に到着し速度変換メモリ２１０−１〜ｎに
アクセス中であることを示す信号である。

【００６９】また，速度変換メモリ２１０−１〜ｎに
は，セル分離部２０３でセル処理回路２１３−１〜ｎ対
応に分離されたセル２０７−１〜ｎとライトアドレス２
０８−１〜ｎが入力される。また，速度変換メモリ２１
０−１〜ｎに蓄積されたセル２０７−１〜ｎは，セル処
理回路２１３−１〜ｎから出力されるリードアドレス２
１２−１〜ｎに従い，セル２１１−１〜ｎとして出力さ
れる。速度変換メモリ２１０−１〜ｎは，それぞれ１セ
ル分のセルを蓄積することが可能なデュアルボートのメ
モリで構成される。

【００７０】セル処理回路２１３−１〜ｎは，ＴＴＣ標
準，ＪＴ−１４３２の９６項〜１０３項に記載される，
ヘッダ誤り制御シーケンス生成（ＨＥＣ演算），スクラ
ンブル機能を実現する機能に加えて，速度変換メモリ２
１０−１〜ｎの各速度変換メモリにセル２０７−１〜ｎ
が蓄積されていない時に，アイドルセルを生成する機能
を実現する。リードアドレス２１２−１〜ｎに従い，速
度変換回路２１０−１〜ｎからセル２１１−１〜ｎを読
み出し，前述の処理を施した後に，セル２１４−１〜ｎ
として出力する。また，回路イネーブル信号２１６−１
〜ｎは，セル処理回路２１３−１〜ｎを制御するための
信号でありＴＤ多重部２１５で生成され出力される。

【００７１】そして，ＴＤ多重部２１５には，多重化装
置ＴＤ側基準信号２１８，２１９が入力される。セル処
理回路２１３−１〜ｎから出力されるセル２１４−１〜
ｎは，このブロックに設定されたＴＳ情報に従ってＴＤ
バス２１７に多重され出力される。回路イネーブル信号
２１６−１〜ｎは，セル処理回路２１３−１〜ｎを制御
するための信号であり，このブロックに設定されたＴＳ
情報に従って生成され出力される。

【００７２】以上，第２の実施例にかかるセル／ＴＤデ
ータ変換回路２００の構成について説明したが，次に，
図７を参照しながら，ＴＤ多重部２１５の詳細な構成に
ついて説明する。

【００７３】まず，ＴＤ多重部２１５は，図７に示すよ
うに，カウンタ部２２１と，ＴＳ設定レジスタ部２２４
と，イネーブル／マスク生成部２２６と，ＴＤ多重部２
２８とから構成されている。カウンタ部２２１には，多
重化装置ＴＤ側基準信号２１８，２１９が入力され，多
重化装置ＴＤ側基準信号２１８に対する多重化装置ＴＤ
側基準信号２１９の計数結果をイネーブル／マスク生成
部２２６の制御信号２２２として出力し，また，多重化
装置ＴＤ側基準信号２１９を基準とするＴＳ数を計数し
てその結果を信号２２３として出力する。そして，ＴＳ
設定レジスタ部２２４は，信号２２３に基づいてＴＳ設
定情報／回路番号情報２２５をイネーブル／マスク生成
部２２６に出力する。

【００７４】イネーブル／マスク生成部２２６には，カ
ウンタ部２２１から制御信号２２２と，ＴＳ設定レジス
タ部２２４からＴＳ設定情報及び回路番号情報２２５が
入力され，これらの信号に基づいてＨＥＣ演算，ＳＣ
Ｒ，アイドルセル生成を生成するセル処理回路２１３−
１〜ｎの制御信号である回路イネーブル信号２１６−１
〜ｎを生成し出力する。また，イネーブル／マスク生成
部２２６は，後段のＴＤ多重部２２８に対してＴＤ多重
に使用するマスク信号２２７−１〜ｎを出力する。ＴＤ
多重部２２８には，セル処理回路２１３−１〜ｎで回路
ごとに処理されたセル２１４−１〜ｎ及びマスク信号２
２７−１〜ｎが入力されて，それらの信号に基づいてセ
ルをＴＤバス（ＳＴＤＴ）２１７に多重し出力する。

【００７５】次に，以上のように構成される第２の実施
の形態にかかるセル／ＴＤデータ変換回路２００の動作
について説明する。

【００７６】まず，図６のセル分離部２０３と，速度変
換メモリ２１０−１〜ｎと，セル処理回路２１３−１〜
ｎの動作について図８〜図１０を参照しながら説明す
る。セル分離部２０３に入力されるセルバス（ＳＡＤ）
２０４には，セル処理回路２１３−１〜ｎに対応するセ
ル及びそれ以外のセルが多重される。多重化装置ＡＴＭ
側基準信号（ＳＡＦＰ）２０５は，クロック（ＳＣＬ
Ｋ）２０２の５３サイクルの周期を持つ信号であり，以
下，第１の実施形態と同様に，多重化装置ＡＴＭ側基準
信号２０５を「セルフレーム」と称することにする。な
お，セルの先頭位置は，このセルフレームに従って決定
される。

【００７７】セル分離部２０３は，セルヘッダのＶＰＩ
／ＶＣＩ情報に基づいて，セル処理回路２１３−１〜ｎ
に対応するセルを識別し，セルバス（ＳＡＤ）２０４か
ら自回路宛のＶＰＩ／ＶＣＩの付与されたセルのみを分
離し，セル２０７−１〜ｎとして出力する。なお，各回
路に対応するＶＰＩ／ＶＣＩは，予めセル分離部２０３
に設定しておく必要がある。ここで，セル処理回路２１
３−１〜ｎに該当しないセルがセル分離部２０３に入力
された場合には，そのセルはセル２０７−１〜ｎの何れ
にも出力されない。すなわちセル分離部２０３で廃棄さ
れる（図８の５００〜５０６参照のこと。）。なお，無
効セルがセル分離部２０３に入力された場合も同様に，
セル分離部２０３で廃棄される（図８の５０２ａ参照の
こと。）

【００７８】 次に，速度変換メモリ２１０−１〜ｎの
ライト動作及びリード動作について，セル処理回路２１
３−１を例に挙げて説明する。なお，メモリへのアクセ
スは，８パラレルのデータで取り扱うものとする。ま
ず，セル分離部２０３で分離されたセル２０７−１に対
するライトアドレス２０８−１が，セル２０７−１の先
頭バイトに合わせて出力される。また，ライト開始と終
了をセル処理回路２１３−１に通知する通知信号２０９
ａ−１を「有効（＝０）」にする。セル処理回路２１３
−１は，通知信号２０９ａ−１の立ち下がりと立ち上が
りで，速度変換メモリ２１０−１へのライト動作の開始
と終了を検出する。

【００７９】 ライト終了検出後，速やかに速度変換メ
モリ２１０−１に蓄積されたセル２１１−１をリードし
なければならない。セル処理回路２１３−１が出力する
リードアドレス２１２−１に従って，速度変換メモリ２
１０−１に蓄積されたセル２１１−１が出力される。ま
た，セル処理回路２１３−１は，リードの開始と終了を
セル分離部２０３に通知する通知信号２０９ｂ−１を
「有効（＝０）」にする。セル分離部２０３は，セル処
理回路２１３−１が出力する通知信号２０９ｂ−１の立
ち下がりと立ち上がりで，リード動作の開始と終了を検
出する。

【００８０】 ここで，入力停止信号２０６−１は，セ
ル処理回路２１３−１用の速度変換メモリ２１０−１に
セルのライトが開始され，リードが完全に終了するまで
有効（＝０）になる信号であり，ライトの開始と同時に
有効となり，セル分離部２０３から出力される通知信号
２０９ｂ−１の立ち上がりでリードの終了を検出すると
速やかに無効になる。入力停止信号２０６−１は，多重
化装置内に搭載されるＡＴＭ−ＳＷに，速度変換メモリ
２１０−１がアクセス中であることを通知する信号であ
る。入力停止信号２０６−１を出力する理由について
は，後述する（図８の５０７〜５１７参照のこと。）。

【００８１】 セル処理回路２１３−１〜ｎは，アイド
ルセル生成機能を持つ。例えば，セル処理回路２１３−
１の場合には，その構成は，図９のブロック６００に示
すようになる。なお，図中符号６０１は，速度変換メモ
リ２１０−１からリードされたセル２１１−１であり，
符号６０２は，アイドルセル生成部であり，符号６０３
は，ライト動作の開始と終了を示す通知信号２０９ａ−
１であり，符号６０４は，通知信号２０９ａ−１に基づ
いてセル処理回路２１３−１の処理対象となる有効セル
又はアイドルセルを，スクランブル処理を実施するスク
ランブル部（ＳＣＲ）６０５に出力するタイミングを示
している。

【００８２】次に，アイドルセル生成の動作について，
図１０の符号６０６〜６１２を参照しながら説明するこ
とにする。なお，符号６０６は，クロック（ＳＣＬＫ）
２０２を示し，符号６０７は，ＡＴＭ側５３ｂｙｔのセ
ルフレーム（ＳＡＦＰ）２０５のタイミングを示してい
る。さらに符号６０８は，セル分離部２０３でセル処理
回路２１３−１に対して分離されたセル２０７−１のタ
イミングを示している。符号６０９は，速度変換メモリ
２１０−１へのライト開始と終了を示す通知信号２０９
ａ−１であり，これは符号６０３で示すタイミングで入
力される。さらに符号６１１は，速度変換メモリ２１０
−１からリードされるセル２１１−１であり，これは図
９の符号６０１に示す信号として入力される。

【００８３】速度変換メモリ２１０−１からセル処理回
路２１３−１にセル６１１がリードされると，そのセル
６１１は符号６１２で示すタイミングでＳＣＲ６０５へ
出力される。速度変換メモリ２１０へのライトアクセス
がなければ通知信号２０９ａ−１は無効状態を保持した
ままであり，リードアクセスも発生しない。アイドルセ
ル生成部６０２は，通知信号６０３（２０９ａ−１）か
ら速度変換メモリ２１０−１の有効セルの有無を判断
し，速度変換メモリ２１０−１にセルがなければ，ＳＣ
Ｒ６０５に対してアイドルセルを符号６０４のタイミン
グで出力する。

【００８４】以上，セル分離部２０３と，速度変換メモ
リ２１０−１〜ｎと，ＨＥＣ演算，ＳＣＲ，アイドルセ
ル生成などの処理を行うセル処理回路２１３−１〜ｎの
動作について説明したが，次に，ＴＤ多重部２１５の動
作について図１１のタイミングチャートを用いて説明す
る。

【００８５】図１１のクロック（ＭＣＬＫ）２０１，多
重化装置ＴＤ側基準信号（ＳＴＭＦ）２１８，多重化装
置ＴＤ側基準信号（ＳＴＦＰ）２１９の位相関係は符号
７００〜７０２のタイミングに示す通りである。多重化
装置ＴＤ側基準信号である（ＳＴＭＦ）２１８，（ＳＴ
ＦＰ）２１９のフレーム周期には様々な場合が考えられ
るが，第１の実施の形態にかかるＴＤデータ／セル変換
回路１００の説明と同様に，図１１にかかる第２の実施
形態の場合にも，多重化装置ＴＤ側基準信号（ＳＴＭ
Ｆ）２１８を８ｋ［Ｈｚ］（１２５μ［ｓ］）とし，多
重化装置ＴＤ側基準信号（ＳＴＦＰ）２１９は，多重化
装置ＴＤ側基準信号（ＳＴＭＦ）２１８の１０フレーム
分の周期（０．８ｋ［Ｈｚ］／１．２５ｍ［ｓ］）とす
る。なお，多重化装置ＴＤ側基準信号（ＳＴＦＰ）２１
９をフレームと称するのに対し，多重化装置ＴＤ側基準
信号（ＳＴＭＦ）２１８をマルチフレームと称する点に
関しては，第１の実施形態の場合と同様である。また，
特にことわらない限り，以下の説明は，上記の条件での
動作に関するものとする。

【００８６】図１１において，符号７０３は，ＴＤ多重
部２１５の動作波形ではなく，フレームの先頭を基準と
するＴＤバス２１７に割り当てられるＴＳ番号である。
また符号７０４，符号７０５で示すものはカウンタ部２
２１の内部波形で，多重化装置ＴＤ側基準信号（ＳＴＭ
Ｆ）２１８と多重化装置ＴＤ側基準信号（ＳＴＦＰ）２
１９をトリガにして，ＴＳ数を計数する２０４８進カウ
ンタｃｎｔ２０４８ならびにフレーム数を計数する１０
進カウンタｃｎｔ１０の出力である。さらに，符号７０
６はカウンタ部２２１の内部波形７０５のｃｎｔ１０＝
１〜３の時，すなわちマルチフレームの先頭位置に対す
るフレーム位置が２〜４番目の時に有効（有効＝１／無
効＝０）となる信号であり，図７ではイネーブル／マス
ク生成部２２６の制御信号２２２に相当する。

【００８７】さらに，符号７０７，符号７０８で示すタ
イミングは，ＴＳ設定レジスタ部２２４から出力される
ＴＳ有効／無効情報及び回路番号情報２２５の波形であ
る。ここで，ＴＳ設定レジス夕２２４は，図１２に符号
７１３で示す構成をとる。ＴＳ設定ビット３１３は，Ｔ
Ｄバス（ＳＴＤＴ）２１７上に多重すべきＴＳ番号を識
別するためのもので，多重すべき有効ＴＳには有効（＝
１）を，無効ＴＳには無効（＝０）を設定する。回路番
号ビットは，ＴＳ設定ビットで設定した有効ＴＳに多重
されるＴＤデータが，セル処理回路２１３−１〜ｎ（図
６を参照のこと。）のどの回路で処理されるかを示すも
のである。なお，ＴＳ設定ビットが無効であれば，回路
番号ビットにはどの様な値が設定されていても構わな
い。

【００８８】そして，カウンタ部２２１の２０４８進カ
ウンタ出力２２３は，符号７０４で示すタイミングに従
い，ＴＳ設定レジスタ部２２４に設定されたレジスタ値
（図１１の符号７１３）がＴＳ０〜ＴＳ２０４７の順に
ＴＳ設定レジスタ部２２４から出力されるＴＳ有効／無
効情報及び回路番号情報２２５（図１１の符号７０７，
符号７０８）からイネーブル／マスク生成部２２６に出
力される。さらに，イネーブル／マスク生成部２２６
は，イネーブル／マスク生成部２２６の制御信号（図１
１の符号７０６）とＴＳ有効／無効情報及び回路番号情
報２２５（図１１の符号７０７，符号７０８）からマス
ク信号２２７−１〜ｎ（図１１では符号７１１−１〜ｎ
で示す）及びイネーブル信号２１６−１〜ｎ（図１１の
符号７０９−１〜ｎ）を生成する。

【００８９】次に，マスク信号及びイネーブル信号生成
の状態を，セル処理回路２１３−１については有効ＴＳ
５とし，セル処理回路２１３−２については有効ＴＳ１
とし，さらにセル処理回路２１３−２はマルチフレーム
を使用するものとして説明する。なお，マルチフレーム
の設定については，上述のＴＤデータ／セル変換回路１
００におけるマルチフレームの設定と同様に，マルチフ
レームの先頭を基準に２〜４番目のフレームを有効とす
る。また，マルチフレームを使用するか否かは，あらか
じめイネーブル／マスク生成部２２６に設定しておくも
のとする。

【００９０】セル処理回路２１３−１の場合は，ＴＳ設
定情報／回路番号情報２２５のうち，ＴＳ設定情報７０
７が「有効」を検出し，さらに，回路番号情報７０８が
セル処理回路２１３−１を示す「１」を検出すると，図
１１の位相関係でセル処理回路２１３−１用のイネーブ
ル信号２１６−１（７０９−１）が「有効（＝０）」に
され，さらにマスク信号２２７−１（７１１−１）が
「有効（＝０）」にされる。これに対して，セル処理回
路２１３−２の場合には，ＴＳ設定情報／回路番号情報
２２５のうち，ＴＳ設定情報（７０７）が「有効」を検
出し，さらに，回路番号情報７０８がセル処理回路２１
３−２を示す「２」を検出し，さらにセル処理回路２１
３−２はマルチフレームを使用するので，制御信号２２
２（７０６）が有効の時だけ，セル処理回路２１３−２
用のイネーブル信号２１６−２（７０９−２）及びマス
ク信号２２７−２（７１１−２）を「有効」にする。例
えば，図１１に示した点Ａでは，制御信号２２２は「無
効」であるため，イネーブル信号２１６−２及びマスク
信号２２７−２は無効となる。また，図１１に示した点
Ｂでは，ｃｎｔ１０（７０５）が１であり，制御信号２
２２も「有効」であるため，イネーブル信号２１６−２
は有効となる。

【００９１】ＴＤ多重部２２８に入力するセル２１４−
１〜ｎは，セル処理回路２１３−１〜ｎで８パラレルで
処理されるセルをセル処理回路２１３−１〜ｎの出力段
でシリアルに変換した信号である。セル処理回路２１３
−１〜ｎの動作は，それぞれイネーブル信号２１６−１
〜ｎに従い，イネーブル有効時のみ動作する。イネーブ
ル無効時の回路内部の各レジスタの値は，次にイネーブ
ルが有効になるまで保持する。従って，セル２１４−１
〜ｎのデータの変化点も，イネーブルに追従する。

【００９２】例えば，図１１では，セル処理回路２１３
−１は，８ｋフレーム周期に１ＴＳ有効であるから，イ
ネーブル信号７０９−１の周期も８ｋとなる。そして，
セル２１４−１の入力セル２１１−１は，イネーブル有
効時の次のサイクルで入力される。これによりセルの入
力タイミングとマスク７１０−１有効時のタイミングが
一致する。この時，次のサイクルでＴＤバス７１２上
に，セル処理回路２１３−１のＴＤデータを多重するこ
とにより，セル処理回路２１３−１の有効ＴＳ５の位置
に，セル処理回路２１３−１のセルを挿入することが出
来る（図１２のＴＳ番号７０３及び図１１の７１２−１
を参照のこと。）。セル処理回路２１３−２〜ｎについ
ても同様の手順でＴＤバス７１２上にセルを挿入するこ
とができる。（図１２及び図１１の７１２−２〜ｎを参
照のこと。）これに対して，例えば図１１の点Ｃのよう
に，ＴＳ設定レジスタ部で，無効ＴＳの設定がされたＴ
Ｓ番号については「１」が挿入される。

【００９３】以上，第２の実施の形態にかかるセル／Ｔ
Ｄデータ変換回路２００の構成及び動作について説明し
てきたが，次に，セル／ＴＤデータ変換回路２００の効
果について説明する。

【００９４】まず，上述にようにセル／ＴＤデータ変換
回路２００を構成し，動作させることにより，セルをＴ
Ｄデータに変換することができる。また，セル／ＴＤデ
ータ変換回路２００は，アイドルセル生成機能をもつた
め，多重化装置立ち上げ時あるいは運用中に，セルバス
２０４上にセル／ＴＤデータ変換回路２００宛の有効セ
ルが入力されない時に，アイドルセルを生成し，これを
ＴＤバス２１７に多重することができる。そのため，多
重化装置立ち上げ時に，セル／ＴＤデータ変換回路２０
０に全く有効セルの入力がない時でも，対向の多重化装
置内のＴＤデータ／セル変換回路２００は，セル／ＴＤ
データ変換回路２００で生成するアイドルセルを用いて
セル同期を確立し，セル／ＴＤデータ変換回路２００に
有効セルが入力されるまでの間，セル同期状態を維持可
能である。また，運用中に，有効セルの入力が途絶えて
も，アイドルセルにより対向多重化装置のＴＤデータ／
セル変換回路２００のセル同期状態は維持可能であり，
再同期を取り直す必要がなくなる。アイドルセルは，Ｔ
Ｄデータ／セル変換回路１００でセル同期に使用された
のち廃棄されるので，セル／ＴＤデータ変換回路２００
がアイドルセルを出力することには何の問題もない。

【００９５】さらに，速度変換メモリ２１０は，セルの
ライトとリードをそれぞれ異なる周期のクロック２０１
及び２０２で実施するようにしたので，セルをＴＤデー
タに変換する際の通信速度の変換が可能である。

【００９６】さらに，ＴＤ多重部２２８には，フレーム
に加えて，フレームの周期よりさらに小さい周期のマル
チフレームが入力されているので，さらに小さい周期で
ＴＤ多重を実施することが可能である。また，ＴＤ多重
部２２８中のＴＳ設定レジスタ部２２４は，ＴＳ設定ビ
ットと回路番号ビットから構成され，ＴＳ設定レジスタ
部２２４をＴＤバス２１７に割り当てるＴＳ数分設ける
ことにより，各回路の有効ＴＳ数を任意に設定しＴＤデ
ータ／セル変換が可能である。

【００９７】さらに，ＴＤ多重部２２８は，イネーブル
信号２１６を生成し，ヘッダ誤り制御装置，ヘッダ誤り
制御シーケンス生成（ＨＥＣ演算），セル同期ならびに
デスクランブルをイネーブル信号２１６に追従させる構
成から成るようにしたので，ＴＤ多重部２２８のＴＳ設
定レジスタ部２２４の設定値を変更するだけで，容易に
上述の効果が得られる。すなわち，さらに小さい周期で
ＴＤ多重を実施することが可能であり，有効ＴＳ数を任
意に設定することが可能である。

【００９８】以上添付図面を参照しながら本発明にかか
るＴＤデータ／セル変換回路ならびにセル／ＴＤデータ
変換回路の好適な実施形態について説明したが，本発明
はかかる例に限定されない。当業者であれば，特許請求
の範囲に記載された技術的思想の範疇内において各種の
変更例または修正例に想到し得ることは明らかであり，
それらについても当然に本発明の技術的範囲に属するも
のと了解される。

【００９９】 例えば，本実施の形態では，１フレーム
のＴＳ数を２０４８ＴＳ（ＴＳ０〜ＴＳ２０４７）と
し，フレーム中の有効ＴＳを各回路１ＴＳとして説明し
たが，本発明はかかる例に限定されず，各回路の有効Ｔ
Ｓ数を任意に設定してＴＤデータ／セル変換が可能であ
る。例えば，各回路の有効ＴＳ数を８ＴＳとし，図４に
示したＴＳ設定レジスタマップ３１３の設定を，図１４
に示したＴＳ設定レジスタマップ８１１のように設定す
ると，マスク信号１２７−１〜３，イネーブル信号１０
８−１〜３，回路対応に分離されるＴＤデータ１０８−
１〜３の位相関係は，図１３に示したように，符号８０
０〜８０７，及びマスク信号８０８−１〜３，イネーブ
ル信号８１０−１〜３，ＴＤデータ８０９−１〜３の通
りとなる。また同様に，各回路の有効ＴＳ数を任意に設
定してセル／ＴＤデータ変換が可能である。

【０１００】

【発明の効果】以上説明したように，本発明にかかるＴ
Ｄデータ／セル変換回路ならびにセル／ＴＤデータ変換
回路によれば，ＴＤデータをセルに変換することがで
き，また，セルをＴＤデータに変換することができる。

【０１０１】さらに，セル／ＴＤデータ変換回路のセル
分離部にＶＰＩ／ＶＣＩ識別機能を設け，セル／ＴＤデ
ータ変換回路の回路数に応じた種類のＶＰＩ／ＶＣＩを
設定することにより，回路数分のＴＤバスに多重可能と
なる。

【０１０２】さらに，ＴＤデータ／セル変換回路のＴＤ
分離部には，フレームに加えて，フレームの周期よりさ
らに長い周期のマルチフレームが入力されているので，
さらに小さい帯域でＴＤ分離を実施することが可能であ
る。また，セル／ＴＤデータ変換回路についても同様の
手順でＴＤ多重が可能である。すなわち，マルチフレー
ムを用いることにより，フレーム周期よりも小さい帯域
でＴＤバス上のＴＤデータを分離可能で，またＴＤバス
上にセルを多重可能である。

【０１０３】さらに，ＴＤデータ／セル変換回路のＴＤ
分離部中のＴＳ設定レジスタ部は，ＴＳ設定ビットと回
路番号ビットから構成され，ＴＳ設定レジスタ部を，Ｔ
Ｄバスに割り当てるＴＳ数分設けることにより，各回路
の有効ＴＳ数を任意に設定しＴＤデータ／セル変換が可
能である。また，セル／ＴＤデータ変換回路についても
同様に各回路の有効ＴＳ数を任意に設定することで，Ｔ
Ｄデータに変換したセルをＴＤバス上に多重することが
可能である。

【０１０４】さらに，ＴＤデータ／セル変換回路のＴＤ
分離部は，イネーブル信号を生成し，ヘッダ誤り制御装
置，ヘッダ誤り制御シーケンス生成（ＨＥＣ演算），セ
ル同期ならびにデスクランブルをイネーブル信号に追従
させる構成にから成るようにしたので，ＴＤ分離部のＴ
Ｓ設定レジスタ部の設定を変更するだけで，容易に上述
の効果が得られる。すなわち，さらに小さい周期でＴＤ
分離を実施することが可能であり，有効ＴＳ数を任意に
設定することが可能である。また，セル／ＴＤデータ変
換回路についても同様である。

【０１０５】さらに，セル／ＴＤデータ変換回路はアイ
ドルセル生成機能をもつため，多重化装置立ち上げ時あ
るいは運用中にセルバス上にセル／ＴＤデータ変換回路
宛の有効セルが入力されない時，アイドルセルを生成
し，これをＴＤバスに多重することができる。そのた
め，多重化装置立ち上げ時，セル／ＴＤデータ変換回路
に全く有効セルの入力がない時でも，対向の多重化装置
内のＴＤデータ／セル変換回路は，セル／ＴＤデータ変
換回路で生成するアイドルセルを用いてセル同期を確立
し，セル／ＴＤデータ変換回路に有効セルが入力される
までの間，セル同期状態を維持可能である。また，運用
中に，有効セルの入力が途絶えても，アイドルセルによ
り対向多重化装置のＴＤデータ／セル変換回路のセル同
期状態は維持可能であり，再同期を取り直す必要がなく
なる。アイドルセルは，ＴＤデータ／セル変換回路でセ
ル同期に使用されたのち廃棄されるので，セル／ＴＤデ
ータ変換回路がアイドルセルを出力することには何の問
題もない。

【０１０６】さらに，ＴＤデータ／セル変換回路の速度
変換メモリは，セルのライトとリードをそれぞれ異なる
周期のクロックで実施するようにしたので，ＴＤデータ
をセルに変換する際の通信速度の変換が可能である。ま
た，セル／ＴＤデータ変換回路についても同様である。

【０１０７】さらに，ＴＤデータ／セル変換回路におい
ては，ＡＴＭ側のリードがＴＤ側のライトに比べて高速
であるように構成されるので，速度変換メモリに１セル
のライトが完了しても，ＡＴＭ側のリードがＴＤ側のラ
イトに比べて高速であるため，１セルのライト完了後，
次のセルの先頭バイトがライト開始されるまでに完全に
メモリからセルをリードすることが可能でありメモリか
らセルが溢れることはない。また，セル／ＴＤデータ変
換回路においては，セルのライト／リードが完了するま
で入力を停止させるための信号を出力し，多重化装置内
のＡＴＭ−ＳＷに通知するように構成されるので，メモ
リへのライトに比べリードが遥かに遅く，セルバスに絶
え間なく有効セルが入力された場合でも，速度変換メモ
リでセルが溢れることを防止することが可能である。

【図面の簡単な説明】

【図１】本発明にかかるＴＤデータ／セル変換回路を示
す図である。

【図２】ＴＤ分離部の詳細を示す図である。

【図３】ＴＤ分離部のタイミングチャートを示す図であ
る。

【図４】ＴＳ設定レジスタマップを示す図である。

【図５】速度変換メモリ周辺部のタイミングチャートを
示す図である。

【図６】本発明にかかるセル／ＴＤデータ変換回路を示
す図である。

【図７】ＴＤ多重部の詳細を示す図である。

【図８】速度変換メモリ周辺部タイミングチャートを示
す図である。

【図９】ＨＥＣ演算・ＳＣＲ・アイドルセル生成部を示
す図である。

【図１０】アイドルセル生成部のタイミングチャートを
示す図である。

【図１１】ＴＤ多重部のタイミングチャートを示す図で
ある。

【図１２】ＴＳ設定レジスタマップを示す図である。

【図１３】ＴＤ分離部のタイミングチャートを示す図で
ある。

【図１４】ＴＳ設定レジスタマップを示す図である。

【図１５】従来技術にかかるＳＴＭ／ＡＴＭ変換回路に
用いるセル組立回路の概略図である。

【符号の説明】

１０１ クロック（ＭＣＬＫ） １０２ クロック（ＲＣＬＫ） １０３ ＴＤ分離部 １０４ ＴＤバス（ＲＴＦＰ） １０５ 多重化装置ＴＤ側基準信号（ＲＴＭＦ） １０６ 多重化装置ＴＤ側基準信号（ＲＴＦＰ） １０７ ＴＤデータ １０８ 回路イネーブル信号 １０９ ＴＤデータ処理回路 １１０ ＴＤデータ １１１ ライトアドレス １１２ 通知信号 １１３ 速度変換メモリ １１４ セル １１５ セル多重部 １１６ リードアドレス １１７ セルバス（ＲＡＤ） １１８ 多重化装置ＡＴＭ側基準信号（ＲＡＦＰ） １２０ カウンタ部 １２１ 制御信号 １２２ ＴＳ数 １２３ ＴＳ設定レジスタ部 １２４ ＴＳ設定情報／回路番号情報 １２５ マスク生成部 １２６ ＴＤデータ １２７ マスク信号 １２８ ＴＤ分離部 ２０１ クロック（ＭＣＬＫ） ２０２ クロック（ＳＣＬＫ） ２０３ セル分離部 ２０４ セルバス（ＳＡＤ） ２０５ 多重化装置ＡＴＭ側基準信号（ＳＡＦＰ） ２０６ 入力停止信号 ２０７ セル ２０８ ライトアドレス ２０９ａ通知信号 ２０９ｂ通知信号 ２１０ 速度変換メモリ ２１１ セル ２１２ リードアドレス ２１３ セル処理回路 ２１４ セル ２１５ ＴＤ多重部 ２１６ 回路イネーブル信号 ２１７ ＴＤバス（ＳＴＤＴ） ２１８ 多重化装置ＴＤ側基準信号（ＳＴＭＦ） ２１９ 多重化装置ＴＤ側基準信号（ＳＴＦＰ） ２２１ カウンタ部 ２２２ 制御信号 ２２３ ＴＳ数 ２２４ ＴＳ設定レジスタ部２２５ ＴＳ設定情報／回
路番号情報 ２２６ イネーブル／マスク生成部 ２２７ マスク信号 ２２８ ＴＤ多重部

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 時分割多重データ／セル変換回路であっ
   て； 時分割多重データを時分割多重バスから分離する時分割
   多重データ分離部と， 分離された前記時分割多重データに対して，ヘッダ誤り
   制御機能，ヘッダ誤り制御シーケンス生成（ＨＥＣ演
   算）機能，セル同期機能及びデスクランブル機能を実施
   する時分割多重データ処理回路と， 通信速度変換を可能とするための速度変換メモリと， セルをセルバス上に多重するためのセル多重部と， から成り， 前記時分割多重データ分離部には，フレームに加えて，
   前記フレームの周期よりさらに長い周期のマルチフレー
   ムが入力される ことを特徴とする，時分割多重データ／
   セル変換回路。
2. 【請求項２】 前記時分割多重データ分離部は，トラン
   スポートストリーム設定ビットと回路番号ビットから構
   成されたトランスポートストリーム設定レジスタ部を備
   え，前記トランスポートストリーム設定レジスタ部は，
   時分割多重バスに割り当てるトランスポートストリーム
   数分設けられていることを特徴とする，請求項１に記載
   の時分割多重データ／セル変換回路。
3. 【請求項３】 前記時分割多重データ分離部は，イネー
   ブル信号を生成し，前記ヘッダ誤り制御機能，ヘッダ誤
   り制御シーケンス生成（ＨＥＣ演算）機能，セル同期機
   能及びデスクランブル機能の実行は，前記イネーブル信
   号に追従して行われることを特徴とする，請求項１また
   は２に記載の時分割多重データ／セル変換回路。
4. 【請求項４】 前記速度変換メモリのセルのライトとリ
   ードは，それぞれ異なる周期のクロックで実施されるこ
   とを特徴とする，請求項１，２または３のいずれかに記
   載の時分割多重データ／セル変換装置。
5. 【請求項５】 前記速度変換メモリのリードはライトに
   比べて高速であることを特徴とする請求項１，２，３ま
   たは４のいずれかに記載の時分割多重データ／セル変換
   装置。
6. 【請求項６】 セル／時分割多重データ変換回路であっ
   て； セルをセルバス上から分離するセル分離部と， 速度変換を可能とするための速度変換メモリと， ヘッダ誤り制御シーケンス生成（ＨＥＣ演算）機能，ス
   クランブル機能及びアイドルセル生成機能を実施するセ
   ル処理回路と， 時分割多重データを時分割多重データバス上に多重する
   時分割多重データ多重部と， から成り， 前記セル分離部には仮想パス識別子／仮想チャネル識別
   子識別機能を設けた ことを特徴とする，セル／時分割多
   重データ変換回路。
7. 【請求項７】 前記時分割多重データ多重部には，フレ
   ームに加えて，前記フレームの周期よりさらに長い周期
   のマルチフレームが入力されることを特徴とする，請求
   項６に記載のセル／時分割多重データ変換回路。
8. 【請求項８】 前記時分割多重データ多重部は，トラン
   スポート設定ビットと回路番号ビットから構成されるト
   ランスポートストリーム設定レジスタ部を備え，このト
   ランスポートストリーム設定レジスタ部は，時分割多重
   バスに割り当てるトランスポートストリーム数分設ける
   ように構成されるされることを特徴とする，請求項６ま
   たは７に記載のセル／時分割多重データ変換回路。
9. 【請求項９】 前記時分割多重データ多重部は，イネー
   ブル信号を生成し，前記ヘッダ誤り制御シーケンス生成
   （ＨＥＣ演算）機能，スクランブル機能及びアイドルセ
   ル生成機能の実行は，前記イネーブル信号に追従して行
   われることを特徴とする，請求項６，７または８のいず
   れかに記載のセル／時分割多重データ変換回路。
10. 【請求項１０】 前記速度変換メモリのセルのライトと
    リードは，それぞれ異なる周期のクロックで実施される
    ことを特徴とする，請求項６，７，８または９のいずれ
    かに記載のセル／時分割多重データ変換装置。
11. 【請求項１１】 前記セル分離部は，前記速度変換メモ
    リにアクセス中であることを通知する信号を出力するこ
    とを特徴とする，請求項６，７，８，９または１０のい
    ずれかに記載のセル／時分割多重データ変換装置。