KR100466973B1

KR100466973B1 - 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치

Info

Publication number: KR100466973B1
Application number: KR1019970065844A
Authority: KR
Inventors: 한규욱
Original assignee: 삼성전자주식회사
Priority date: 1997-12-04
Filing date: 1997-12-04
Publication date: 2005-04-06
Also published as: KR19990047435A

Abstract

본 발명은 이더넷 인터페이스장치에 관한 것으로, 패턴검출기는 프레임의 비트열로 부터 2비트의 제1 비트패턴을 검출하고, 패턴카운터는 제1 비트패턴의 검출횟수를 카운트하고, 프레임시작검출기는 패턴카운터의 카운트 개수가 설정된 값과 같으면 제2 비트패턴을 검출하고, 니블변환기는 프레임시작검출기에서 제2 비트패턴이 검출되면 이 후에 입력되는 프레임의 비트열을 니블단위로 재정리하여 출력시킨다. 이와 같이 구성된 본 발명에 의하면, 연속적으로 입력되는 프레임의 비트열 로부터 프레임의 시작을 검출할 수 있고, 프레임의 시작이 검출되면 이후의 비트열을 재정리하여 출력시킬 수 있다.

Description

프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치{Ethernet Interface Apparatus With a Start Detecting And Data Re-ordering Function of a Frame}

본 발명은 이더넷 인터페이스장치에 관한 것으로, 좀 더 구체적으로는 IEEE 802.3의 CSMA/CD에 따른 프레임을 검출하고 데이터를 재정리하는 장치에 관한 것이다.

1980년대부터 개인용 컴퓨터가 대량 보급되면서 사무실, 공장등에서는 데이터처리, 전자우편, 데이터교환, 멀티미디어정보전송 등에 대한 수요가 증가하게 되었다.

이러한 요구는 원격지간의 컴퓨터를 상호 연결시켜 각 컴퓨터를 신속하고 용이하게, 신뢰성있는 데이터의 교환을 위해, 네트워크환경의 구축을 필요로 하였다. 이러한 요구를 충족시키기 위한 방법으로 등장한 것이 LAN(Local Area Network; 근거리통신망)이다.

LAN을 구성하는 방식은 Ethernet, Token Ring Network, FDDI(Fiber Distributed Digital Interface) Network, ATM( Asynchronous Transfer Mode) 등이 있다. 현재 가격이 낮고, 확장이 용이한 CSMA/CD( Carrier Sense Multiple Access With Collision Detection )를 이용한 Ethernet이 보편적으로 사용되고 있다.

이러한 Ethernet은 10Mbps의 저속으로부터 ATM에 대응하기 위한 100Mbps의 고속 Ethernet이 개발되고 있으며, Multimedia요구의 확대로 인해 더욱 그 사용이 확대되는 추세이다. 고속의 Ethernet개발은 협의의 LAN에서 광의의 WAN( Wide Area Network )으로 발전을 가능하게 하고 있다.

도 1은 IEEE 802.3 권고안에 따른 이더넷 프레임의 포맷을 나타낸 것이다.

도면에 도시된 바와 같이, 1개의 프레임은 56비트의 프리앰블부(Preamble), 8비트의 프레임개시부(SFD; Start Frame Delimiter), 48비트의 목적지 어드레스부(DA; Destination Address), 48비트의 소스 어드레스부(SA; Source Address), 16비트의 길이(Length), 1500바이트의 데이터 및 패드(Data and Pad), 32비트의 프레임체크부(FCS; Frame Check Sequence)로 구성된다. 목적지 어드레스부는 프레임의 데이터가 전송되어질 목적지를 나타내는 어드레스이고, 소스 어드레스부는 프레임이 송출되어진 소스의 어드레스를 각각 나타낸다.

상기 프리앰블부는 비트패턴 10bin이 28번 반복적으로 구성된다. 그리고 프레임개시부(SFD)는 3개의 10bin 비트패턴과 1개의 11bin비트패턴으로 구성된다. 여기서 bin은 2진수의 숫자를 나타내는 것이다. 그리고 이하 dec는 십진수를 나타내는 표시로 사용된다.

한편, 프레임에서 프레임체크부(FCS)를 제외한 프레임개시부(SFD) 이후의 데이터는 송출시 최하위 비트(LSB)로부터 최상위 비트(MSB)의 순번으로 송출된다. 그러므로 프레임 비트열을 수신할 때는 1바이트의 데이터에서 먼저 수신된 비트를 최하위 비트로(LSB)로 정렬시키고 나중에 수신된 비트를 최상위 비트(MSB)로 정렬시켜야 한다.

따라서, 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 연속적으로 입력되는 프레임의 비트열로부터 프레임의 시작을 검출할 수 있고, 프레임의 시작이 검출되면 이후의 비트열 데이터을 재정리하여 출력시킬 수 있는 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치를 제공함에 그 목적이 있다.

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치는 프레임시작검출신호가 디스에이블이고 순차적으로 입력된 비트열 데이터가 10bin이면 패턴검출신호를 이네이블시키는 패턴검출기와; 카운트제어신호가 이네이블이면 패턴검출신호를 카운트하여 패턴카운트값을 출력시키고, 31dec까지 카운트 하면 1차패턴검출신호를 이네이블시키는 패턴카운터와; 패턴카운터로부터의 1차 패턴검출신호가 이네이블되고 순차적으로 입력된 비트열 데이터가 11bin이면, 프레임시작검출신호를 이네이블시키고, 카운트제어신호를 디스에이블시키는 프레임시작검출기와; 프레임시작검출신호가 이네이블되면 순차적으로 입력된 비트열 데이터를 최하위비트측으로 순차적으로 시프트시켜 저장시키고, 저장된 비트의 개수를 카운트하여 니블비트카운트값을 출력시키고, 카운트된 비트의 개수가 4dec이면 저장된 니블데이터를 출력시키는 니블변환기를 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 패턴검출기는 D입력단으로 비트열 데이터가 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 제1 D플립플롭과; D입력단으로 상기 제1 D플립플롭의 비반전 출력이 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 제2 D플립플롭과; J입력단 및 K입력단으로 프레임시작검출신호가 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 JK플립플롭과; 상기 제1 D플립플롭의 반전 출력과, 제2 D플립플롭의 비반전 출력과, JK플립플롭의 반전 출력을 논리합하여 패턴검출신호로 출력하는 앤드게이트를 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 패턴카운터는 리셋과 카운트제어신호를 논리곱한 후 반전시켜 출력하는 낸드게이트와; 상기 낸드게이트의 출력이 디스에이블이면, 상기 패턴검출기로 부터의 패턴검출신호를 클럭과 동기시켜 카운트하고, 카운트된 패턴카운트값을 출력시키고, 카운트값이 31dec가 되면 1차패턴검출신호를 이네이블시키는 카운터를 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 프레임시작검출기는 D입력단으로 비트열 데이터가 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 제1 D플립플롭과; D입력단으로 상기 제1 D플립플롭의 비반전 출력이 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 제2 D플립플롭과; 상기 제1 D플립플롭의 비반전 출력과, 제2 D플립플롭의 비반전 출력과, 패턴카운터의 1차패턴검출신호를 논리합한 후 반전시켜 출력하는 낸드게이트와; 상기 낸드게이트의 출력을 반전시켜 프레임시작검출신호로 출력하는 인버터와; J입력단 및 K입력단으로 상기 인버터의 출력신호가 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 JK플립플롭과; 상기 제 1 및 제2 D플립플롭의 비반전 출력을 배타적 논리 합하는 익스클루시브노어게이트와; 패턴카운터로 부터의 1차패턴검출신호와 상기 익스클루시브노어게이트의 출력을 논리합한 후 반전시켜 출력하는 제1 노어게이트와; 상기 JK플립플롭의 비반전출력과 상기 제1 노어게이트의 출력을 논리합한 후 반전시켜 카운트제어신호로 출력하는 제2 노어게이트를 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 니블변환기는 D입력단으로 비트열 데이터가 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 제1 D플립플롭과; D입력단은 상기 제1 D플립플롭의 비반전 출력이 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 제2 D플립플롭과; D입력단은 상기 제2 D플립플롭의 비반전 출력이 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 제3 D플립플롭과; D입력단은 상기 제3 D플립플롭의 비반전 출력이 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋이 입력되는 제4 D플립플롭과; 프레임시작검출신호가 이네이블되면 클럭을 카운트하여 니블비트카운트값을 출력하고, 카운트된 값이 4dec이면 니블출력신호를 이네이블시키는 니블출력제어기와; 시프트데이터입력단은 상기 제1 D플립플롭의 비반전 출력이 입력되고, 클럭입력단은 클럭이 입력되고, 리셋입력단은 리셋이 입력되고, 시프트데이터 출력이네이블입력단은 상기 니블출력제어기로 부터의 니블출력신호가 입력되는 제1 시프트레지스터와; 시프트데이터입력단은 상기 제2 D플립플롭의 비반전 출력이 입력되고, 클럭입력단은 클럭이 입력되고, 리셋입력단은 리셋이 입력되고, 시프트데이터 출력이네이블입력단은 상기 니블출력제어기로 부터의 니블출력신호가 입력되는 제2 시프트레지스터와; 시프트데이터입력단은 상기 제3 D플립플롭의 비반전 출력이 입력되고, 클럭입력단은 클럭이 입력되고, 리셋입력단은 리셋이 입력되고, 시프트데이터 출력이네이블입력단은 상기 니블출력제어기로 부터의 니블출력신호가 입력되는 제3 시프트레지스터와; 시프트데이터입력단은 상기 제4 D플립플롭의 비반전 출력이 입력되고, 클럭입력단은 클럭이 입력되고, 리셋입력단은 리셋이 입력되고, 시프트데이터 출력이네이블입력단은 상기 니블출력제어기로 부터의 니블출력신호가 입력되는 제4 시프트레지스터를 포함한다.

본 발명은 이더넷 인터페이스장치에 관한 것으로, 패턴검출기는 프레임의 비트열로 부터 2비트의 제1 비트패턴을 검출하고, 패턴카운터는 제1 비트패턴의 검출횟수를 카운트하고, 프레임시작검출기는 패턴카운터의 카운트 개수가 설정된 값과 같으면 제2 비트패턴을 검출하고, 니블변환기는 프레임시작검출기에서 제2 비트패턴이 검출되면 이 후에 입력되는 프레임의 비트열을 니블단위로 재정리하여 출력시킨다. 이와 같이 구성된 본 발명에 의하면, 연속적으로 입력되는 프레임의 비트열 로부터 프레임의 시작을 검출할 수 있고, 프레임의 시작이 검출되면 이후의 비트을 1니블씩 재정리하여 출력시킬 수 있다.

이하, 도 2 내지 도 7를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2를 참조하면, 본 발명의 신규한 패턴검출기(110), 패턴카운터(120), 프레임시작검출기(130), 니블변환기(140)를 구비하여, 프레임의 시작을 검출할 수 있고 데이터를 재정리할 수 있다. 도면에서 참조부호 Bit_In은 비트열의 프레임, Sclk은 클럭, Resetb는 리셋, Cntr_Header<4:0>는 패턴카운트값, Nibb_Data<3:0>는 니블데이터, Nibb_Cnt<1:0>는 니블비트카운트값을 각각 나타낸다.

도면에 도시된 바와 같이, 비트열 프레임(Bit_In)은 패턴검출기(110), 프레임시작검출기(130), 니블변환기(140)로 입력된다. 그리고, 클럭(Sclk)과 리셋(Resetb)은 패턴검출기(110), 패턴카운터(120), 프레임시작검출기(130), 니블변환기(140)로 모두 입력된다.

패턴검출기(110)는 비트열 프레임(Bit_In)으로부터 10bin 비트패턴을 감지하면, 패턴검출신호(Cntr_En)를 1클럭 주기만큼 이네이블(예컨대 하이레벨) 시킨다.

그러면, 패턴카운터(120)는 패턴검출기(110)로부터 패턴검출신호(Cntr_En)가 이네이블될 때마다 1씩 카운트하고, 그 카운트된 카운트값을 패턴카운트값(Cntr_Header<4:0>)으로 출력시킨다. 이와 같은 카운터는 31진 카운터로 구성되어, 프리앰블부의 28개의 10bin 비트패턴과 프레임개시부의 3개의 10bin 비트패트을 검출한다. 패턴카운터(120)는 카운터가 모두 채워지면, 1차패턴검출신호(Pre_Sfd)를 이네이블시킨다.

상기 패턴카운터(120)로부터 1차패턴검출신호(Prd_Sfd)가 이네이블되면, 프레임시작검출기(130)는 계속되는 비트열이 11bin패턴을 나타내는지를 감지한다. 따라서, 프레임시작검출기(130)는 프레임개시부(SFD)의 11bin패턴을 감지하면, 프레임의 시작을 검출하였음을 나타내는 프레임시작검출신호(Final_Sfd)를 이네이블시키고, 패턴카운터(120)의 카운트동작을 멈추도록 카운트제어신호(Cntr_Rb)를 디스에이블시킨다.

상기 프레임시작검출기(130)로 부터의 프레임시작검출신호(Final_Sfd)는 니블변환기(140)와 패턴검출기(110)로 입력된다. 패턴검출기(110)는 상기 프레임시작검출기(130)로 부터의 프레임시작검출신호(Final_Sfd)가 이네이블되면 동작이 디스에이블된다.

도면에서, 니블변환기(140)는 상기 프레임시작검출기(130)로부터의 프레임시작검출신호(Final_Sfd)가 이네이블되면, 4진 카운터를 리셋시키고 비트열 데이터를 최하위 비트로부터 차례차례 4비트씩 시프트시켜 기억시킨다. 그리고 상기 카운터는 1비트의 데이터가 저장될 때 마다 1씩 증가된다. 그리고 카운트값은 니블카운트값(Nibb_Cnt<1:0>)으로 출력된다. 상기 카운터가 모두 채워지게 되면, 니블변환기(140)는 저장된 4비트의 데이터를 출력(Nibb_Data<3:0>)시킨다.

계속해서 도 3을 참조하여 도 2에 도시된 패턴검출기(110)를 상세히 설명한다.

패턴검출기(110)는 도면에 도시된 바와 같이, 2개의 D플립플롭(111, 112)과 1개의 JK플립플롭(113), 1개의 앤드게이트로 구성된다.

여기서 D플립플롭(111, 112)는 비트열을 순차적으로 1비트씩 기억시킴으로써, 패턴검출기(110)에는 2비트의 비트패턴이 기억된다. 여기서 D플립플롭(111)은 입력된 비트가 0인지를, D플립플롭(112)은 입력된 비트가 1인지를 판단하게 된다. 그러므로 패턴검출기(110)는 프레임시작이 검출되지 않고(프레임시작검출신호가 디스에이블), D플립플롭 112의 비반전 출력이 이네이블, D플립플롭 111의 비반전 출력이 디스에이블이면, 패턴검출신호(Cntr_En)를 이네이블시키면 된다. 따라서, 패턴검출신호(Cntr_En)는 오아게이트(114)를 통해 D플립플롭 112의 비반전출력과, D플립플롭 111의 반전출력과, 프레임시작검출신호(Final_Sfd)의 반전신호를 논리합시켜 출력된다. 상기 반전된 프레임시작검출신호는 JK플립플롭(113)에 의해 랫치된다.

다음은 도 5를 참조하여 도 2에 도시된 패턴카운터(120)를 상세히 설명한다.

패턴카운터(120)는 패턴검출기(110)로 부터의 패턴검출신호(Cntr_En)가 이네이블될 때 마다 카운터(122)를 통해 1씩 카운트한다. 이와 같이 카운트된 값은 패턴카운트값(Cntr_Header<4:0>)으로 출력된다. 상기 카운터(122)는 31개의 비트패턴을 카운트할 수 있도록 31진 카운터로 구성된다. 그리고 카운터(122)는 패턴검출신호(Cntr_En)를 카운트하면서, 카운트가 모두 채워지면 1차패턴검출신호(Pre_Sfd)를 이네이블시킨다.

상기 카운터(122)는 리셋(Resetb)과 카운트제어신호(Cntr_Rb)에 따라 낸드게이트(121)에 의해 리셋입력단(Rsetb)이 릴리즈되면 카운트를 개시한다.

다음은 도 4를 참조하여 도 2에 도시된 프레임시작검출기(130)를 상세히 설명한다.

비트열 프레임(Bit_In)은 2비트씩 순차적으로 D플립플롭 134와 135에 기억된다. 상기 2개의 D플립플롭은 입력된 데이터의 비트패턴이 11bin인지를 판단하게 된다. 따라서 상기 D플립플롭 134와 135의 비반전 출력과 1차패턴검출신호(Pre_Sfd)가 낸드게이트(131)로 입력된다. 그러므로 낸드게이트(131)는 상기 입력된 비트가 모두 하이레벨이면, 로우레벨을 출력시킨다.

상기 낸드게이트(131)로부터 출력된 로우레벨은 인버터(132)에 의해 반전되어 프레임시작검출신호(Final_Sfd)로 출력된다.

상기 인버터(132)의 출력은 JK플립플롭(133)에서 랫치된다. 그리고 상기 D플립플롭 134와 135의 비반전 출력은 익스클루시브 노어게이트(136)로 입력된다. 그러면, 노어게이트(137)는 상기 익스클루시브 노어게이트(136)의 출력과 1차패턴검출신호(Pre_Sfd)를 논리합시킨 후 반전시켜 출력한다. 마지막으로, 카운트제어신호(Cntr_Rb)는 JK플립플롭(133)의 비반전 출력과 노어게이트(137)의 출력을 논리합시킨 후 반전시켜 출력한다.

다음은 도 6을 참조하여 도 2에 도시된 니블변환기(140)를 상세히 설명한다.

도면에 도시된 바와 같이, 비트열 프레임(Bit_In)은 순차적으로 시프트시켜 D플립플롭 141~144로 입력된다. 그러므로 니블변환기(140)는 최대 4비트의 데이터를 저장시키게 된다. 상기 D플립플롭 141~144의 비반전 출력(Q)은 시프트레지스터 145~148의 시프트데이터입력단(TI)으로 각각 대응되어 입력된다.

그리고 니블카운터(149)는 프레임시작검출신호(Final_Sfd)가 이네이블되면 리셋되고, 클럭(Sclk)이 입력될 때마다 카운트를 1씩 증가된다. 니블카운터(149)는 이와 같은 카운트동작을 수행하면서, 카운트가 모두 채워지면 니블출력신호(Nibb_En)를 이네이블시킨다.

그러면, 시프트레지스터 145~148은 시프트데이터입력단(TI)으로 입력된 데이터를 다음번 클럭에서 동시에 출력시킨다. 이와 같이 스프트레지스터 145~148로부터 니블데이터(Nibb_Data<3:0>)가 출력된다.

다음은 도 7을 참조하여 프레임시작 검출 및 데이터재정리 동작을 상세히 설명한다.

도면에 도시된 바와 같이, 패턴카운트값(Cntr_Header<4:0>)이 31을 출력시킨 구간에서 클럭이 상승할 때, 프레임시작검출신호(Final_Sfd)가 1클럭펄스 만큼 하이레벨로 출력된다.

이와 같은 프레임시작검출신호(Final_Sfd)가 로우레벨로 반전된 다음 클럭으로부터 니블카운터는 1씩 증가된다. 상기 니블카운터의 카운트값(Nibb_Cntt<1:0>)이 채워지게 되면, 도면에 도시된 바와 같이 예컨대 12dec의 니블데이터가 출력된다.

본 발명은 IEEE 802.3에 의한 프레임 수신에 있어서, 연속적으로 입력되는 프레임의 비트열 데이터로부터 프레임의 시작을 검출할 수 있고, 프레임의 시작이 검출되면 이후의 비트열 데이터를 재정리하여 출력시킬 수 있다.

이와 같은 본 발명에 따른 이더넷 인터페이스장치는 10Mbps로부터 100Mbps에 이르는 다양한 속도에 적용시킬 수 있다.

도 1은 IEEE 802.3 권고안에 따른 이더넷 프레임의 포맷을 나타낸 도면;

도 2는 본 발명의 실시예에 따른 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치를 도시한 블록도;

도 3은 도 2에 도시된 패턴검출기를 상세히 도시한 회로도;

도 4는 도 2에 도시된 프레임시작검출기를 상세히 도시한 회로도;

도 5는 도 2에 도시된 패턴카운터를 상세히 도시한 도면;

도 6은 도 2에 도시된 니블변환기를 상세히 도시한 회로도;

도 7은 본 발명의 실시예에 따른 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치의 프레임시작 검출 및 데이터재정리 동작을 나타낸 타이밍챠트.

<도면의 주요 부분에 대한 부호의 설명>

110 : 패턴검출기 120 : 패턴카운터

130 : 프레임시작검출기 140 : 니블변환기

Claims

리셋(Resetb)이 릴리즈되면, 클럭(Sclk)과 동기되어 비트열 데이터(Bit_In)로부터 프레임 시작 식별자(SFD)를 검출한 후, 수신지어드레스(DA)와 송신지어드레스(SA) 및 데이터를 재정리 시켜 출력하는 이너넷 인터페이스에 있어서:

프레임시작검출신호(Final_Sfd)가 디스에이블이고 순차적으로 입력된 비트열 데이터가 10bin이면 패턴검출신호(Cntr_En)를 이네이블시키는 패턴검출기(110)와;

카운트제어신호(Cntr_Rb)가 이네이블이면 패턴검출신호(Cntr_En)를 카운트하여 패턴카운트값(Cntr_Header<4:0>)을 출력시키고, 31dec까지 카운트 하면 1차패턴검출신호(Pre_Sfd)를 이네이블시키는 패턴카운터(120)와;

패턴카운터(120)로부터의 1차 패턴검출신호(Pre_Sfd)가 이네이블되고 순차적으로 입력된 비트열 데이터가 11bin이면, 프레임시작검출신호(Final_Sfd)를 이네이블시키고, 카운트제어신호(Cntr_Rb)를 디스에이블시키는 프레임시작검출기(130)와;

프레임시작검출신호(Final_Sfd)가 이네이블되면 순차적으로 입력된 비트열 데이터를 최하위비트측으로 순차적으로 시프트시켜 저장시키고, 저장된 비트의 개수를 카운트하여 니블비트카운트값(Nibb_Cnt<1:0>)을 출력시키고, 카운트된 비트의 개수가 4dec이면 저장된 니블데이터를 출력시키는 니블변환기(140)를 구비하여 구성된 것을 특징으로 하는 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치.
제 1 항에 있어서,

상기 패턴검출기(110)는 D입력단(D)으로 비트열 데이터(Bit_In)가 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 제1 D플립플롭(111)과;

D입력단(D)으로 상기 제1 D플립플롭(111)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 제2 D플립플롭(112)과;

J입력단(J) 및 K입력단(K)으로 프레임시작검출신호(Final_Sfd)가 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 JK플립플롭(113)과;

상기 제1 D플립플롭(111)의 반전 출력(QN)과, 제2 D플립플롭(112)의 비반전 출력(Q)과, JK플립플롭(113)의 반전 출력(QN)을 논리합하여 패턴검출신호(Cntr_En)로 출력하는 앤드게이트(114)를 구비하여 구성된 것을 특징으로 하는 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치.
제 1 항에 있어서,

상기 패턴카운터(120)는 리셋(Resetb)과 카운트제어신호(Cntr_Rb)를 논리곱한 후 반전시켜 출력하는 낸드게이트(121)와;

상기 낸드게이트(121)의 출력이 디스에이블이면, 상기 패턴검출기(110)로 부터의 패턴검출신호(Cntr_En)를 클럭(Sclk)과 동기시켜 카운트하고, 카운트된 패턴카운트값(Cntr_Header<4:0>)를 출력시키고, 카운트값이 31dec가 되면 1차패턴검출신호(Pre_Sfd)를 이네이블시키는 카운터(122)를 구비하여 구성된 것을 특징으로 하는 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치.
제 1 항에 있어서,

상기 프레임시작검출기(130)는 D입력단(D)으로 비트열 데이터(Bit_In)가 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 제1 D플립플롭(134)과;

D입력단(D)으로 상기 제1 D플립플롭(134)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 제2 D플립플롭(135)과;

상기 제1 D플립플롭(134)의 비반전 출력(Q)과, 제2 D플립플롭(135)의 비반전 출력(Q)과, 패턴카운터(120)의 1차패턴검출신호(Pre_Sfd)를 논리합한 후 반전시켜 출력하는 낸드게이트(131)와;

상기 낸드게이트(131)의 출력을 반전시켜 프레임시작검출신호(Final_Sfd)로 출력하는 인버터(132)와;

J입력단(J) 및 K입력단(K)으로 상기 인버터(132)의 출력신호가 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 JK플립플롭(133)과;

상기 제 1 및 제2 D플립플롭(134, 135)의 비반전 출력을 배타적 논리 합하는 익스클루시브노어게이트(136)와;

패턴카운터(120)로 부터의 1차패턴검출신호(Pre_Sfd)와 상기 익스클루시브노어게이트(136)의 출력을 논리합한 후 반전시켜 출력하는 제1 노어게이트(137)와;

상기 JK플립플롭(133)의 비반전출력(Q)과 상기 제1 노어게이트(137)의 출력을 논리합한 후 반전시켜 카운트제어신호(Cntr_Rb)로 출력하는 제2 노어게이트(138)를 구비하여 구성된 것을 특징으로 하는 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치.
제 1 항에 있어서,

상기 니블변환기(140)는 D입력단(D)으로 비트열 데이터(Bit_In)가 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 제1 D플립플롭(141)과;

D입력단(D)은 상기 제1 D플립플롭(141)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 제2 D플립플롭(142)과;

D입력단(D)은 상기 제2 D플립플롭(142)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 제3 D플립플롭(143)과;

D입력단(D)은 상기 제3 D플립플롭(143)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)으로 클럭(Sclk)이 입력되고, 리셋입력단(RN)으로 리셋(Resetb)이 입력되는 제4 D플립플롭(144)과;

프레임시작검출신호(Final_Sfd)가 이네이블되면 클럭(Sclk)을 카운트하여 니블비트카운트값(Nibb_Cnt<1:0>)을 출력하고, 카운트된 값이 4dec이면 니블출력신호(Nibb_En)를 이네이블시키는 니블출력제어기(149)와;

시프트데이터입력단(TI)은 상기 제1 D플립플롭(141)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)은 클럭(Sclk)이 입력되고, 리셋입력단(RN)은 리셋(Resetb)이 입력되고, 시프트데이터 출력이네이블입력단(TE)은 상기 니블출력제어기(149)로 부터의 니블출력신호(Nibb_En)가 입력되는 제1 시프트레지스터(145)와;

시프트데이터입력단(TI)은 상기 제2 D플립플롭(142)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)은 클럭(Sclk)이 입력되고, 리셋입력단(RN)은 리셋(Resetb)이 입력되고, 시프트데이터 출력이네이블입력단(TE)은 상기 니블출력제어기(149)로 부터의 니블출력신호(Nibb_En)가 입력되는 제2 시프트레지스터(146)와;

시프트데이터입력단(TI)은 상기 제3 D플립플롭(143)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)은 클럭(Sclk)이 입력되고, 리셋입력단(RN)은 리셋(Resetb)이 입력되고, 시프트데이터 출력이네이블입력단(TE)은 상기 니블출력제어기(149)로 부터의 니블출력신호(Nibb_En)가 입력되는 제3 시프트레지스터(147)와;

시프트데이터입력단(TI)은 상기 제4 D플립플롭(144)의 비반전 출력(Q)이 입력되고, 클럭입력단(CK)은 클럭(Sclk)이 입력되고, 리셋입력단(RN)은 리셋(Resetb)이 입력되고, 시프트데이터 출력이네이블입력단(TE)은 상기 니블출력제어기(149)로 부터의 니블출력신호(Nibb_En)가 입력되는 제4 시프트레지스터(148)를 구비하여 구성된 것을 특징으로 하는 프레임 검출 및 데이터 재정리 기능을 갖는 이더넷 인터페이스장치.