JPH0863954A

JPH0863954A - 先入先出し（ｆｉｆｏ）メモリ

Info

Publication number: JPH0863954A
Application number: JP7198246A
Authority: JP
Inventors: John H Baldwin; エッチ．バルドウィンジョン
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-08-05
Filing date: 1995-08-03
Publication date: 1996-03-08
Also published as: EP0695988A3; CA2150151A1; KR960008829A; CN1147676A; EP0695988A2

Abstract

(57)【要約】【目的】先入先出しメモリ（FIFO）メモリの新しい設
計を提供する。【構成】本発明による先入先出しメモリ（“FIFO”）
は、二重ポートメモリを必要することなく、しかも、競
合問題なしに、或は、発信デバイス或は宛先デバイスを
スローダウンすることなしに、一連の同時読出し及び書
込み動作を遂行することができる。さらに、このFIFO
は、大きな容量のFIFOを形成するために安価な市販のメ
モリを使用することができる。本発明による典型的なFI
FOメモリは：制御シーケンサ２０１、書込みポインタ２
０３、読出しポインタ２０５、第一及び第二のアドレス
発生器２１１、２１３及び出力データドライバ２３１か
ら構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には、デジタル
回路の設計、より詳細には、先入先出し（“FIFO”）メ
モリの設計に関する。

【０００２】

【従来の技術】通信システムは、ユーザが遠距離を通じ
て通信することを許し、典型的には、通信を可能にする
ためのノード及びチャネルの網から構成される。通信シ
ステムは、伝統的には、情報をアナログ形式にて運ぶ
が、これらは、ますます、メッセージをデジタル形式に
て運ぶように構築されつつある。図１は、二人のユーザ
であるアリス（Alice）１とビル（Bill）３が通信する
ことを可能にする通信網６から構成されるデジタル通信
システムの絵図である。Alice がメッセージをBillに送
りたいと思った場合、彼女は、彼女のステーションにメ
ッセージを提供する。このステーションは、Alice が提
供したメッセージをデジタル形式に変換する能力を持つ
任意のデバイス（例えば、電話、ファクシミリマシン或
はコンピュータ）であり得る。典型的には、デジタル形
式のメッセージは、一連の離散データから構成される。
Alice のステーションは、次に、典型的には、一連のデ
ータを、一つづつ、通信網内のノードに伝送する。通
常、ステーションは、一連のデータを網に網ノードがデ
ータを処理することができる速度よりも高い速度にて伝
送する。このような場合、網内に、個々のデータが到着
する速度とそれらを処理することができる速度の間の食
い違いを収容するために一時的なバッファを組み込むと
便利である。このためのバッファは、典型的には、先入
先出しデバイスから形成される。

【０００３】一般に“FIFO”として知られる先入先出し
デバイスの主要な特徴は、これが、発信デバイスから複
数のデータを受け入れ、このデータを格納し、これらを
宛先デバイスにデータが受信されたのと同一の順番で出
力することである。

【０００４】

【課題を解決するための手段】本発明の実現は、従来の
技術による先入先出しメモリ（“FIFO”）と関連するコ
スト及び他の制約を回避する。より具体的には、本発明
の実現は、競合の問題無しに或は二重ポートランダムア
クセスメモリ（“ＲＡＭ”）を必要とすることなしに、
同時読出し及び書込み動作を次々と遂行することができ
る。加えて、本発明の実現は、安価な大きな容量のFIFO
を製造するのに理想的である。これらの結果が、本発明
の一例としての実現によって達成されるが、これは、二
つの同一のＲＡＭバンクに接続可能であり、この実現
は、好ましくは、制御シーケンサ、書込みポインタ、読
出しポインタ、メモリアドレスを二つのＲＡＭバンクの
一つに供給するための第一のアドレス発生器、及びもう
一つのメモリアドレスをＲＡＭバンクの他の一つに供給
するための第二のアドレス発生器から構成される。

【０００５】

【実施例】図２は、本発明の好ましい実施例のブロック
図を示すが、これは、ＮＭビットのデータ片容量を持つ
先入先出し“FIFO”として機能する。この明細書の目的
に対しては、ＮはFIFOの深さを定義し、ＭはFIFOの幅を
定義する。本発明の実施例は特に深い（つまり、大きな
Ｎを持つ）FIFOに良く適し、二重ポートＲＡＭ（つま
り、二つの同時の読出し、二つの同時の書き込み、或は
二つの異なるメモリ位置の一つの同時の読出し及び書き
込みを遂行することができるＲＡＭ）の必要性を回避す
る。二重ポートＲＡＭは、典型的には、これらが同一の
価格の単一ポートＲＡＭよりも少ない容量を持つ傾向が
あるという点で不利である。さらに、当業者において
は、本発明の実現が単一の集積回路上に製造できること
がすぐに理解できるものであるが、本発明を使用するFI
FOは、複数の集積回路からも同様に製造できるものであ
る。このような実現は、例えば、非同期転送モード
（“ＡＴＭ”）網において要求されるような安価で非常
に大きな容量のFIFOに対する可能性を提供する。

【０００６】図２に示されるように、好ましくは、FIFO
１００は、そのクロックが発信デバイス１４１及び宛先
デバイス１４３と同期されており、それぞれ、発信デバ
イス及び宛先デバイスは、FIFO１００にデータを送信或
はこれからデータを受信する同期デバイスである。当業
者においては、上記の説明から、発信デバイス１４１及
び／或は宛先デバイス１４３に対して非同期である本発
明の実現をどのように製造及び使用するかは明白であ
る。次に、好ましい実施例の動作が、発信デバイス１４
１と宛先デバイス１４３との関係で説明される。FIFO１
００は、好ましくは、入力として、リード１１１上に二
進書込み信号を受信し、リード１１５上に二進読出し信
号を受信する。この明細書の目的に対しては、二進信号
は、二つの可能な値：つまり“アサートされた”（或
は、説明或は図面中、“高値”或は“１”として示され
る）状態と、“リトラクトされた”（或は、説明或は図
面中、“低値”或は“０”と示される）状態の一つのみ
を取ることができる信号であると定義される。この一例
としての実施例においては、書込み信号と読出し信号の
両方ともがアクティブな高値である。

【０００７】発信デバイス１４１がデータをFIFO１００
に送信することを望む場合、発信デバイス１４１は、好
ましくは、周知の方法にて、データをデータ入力バス１
１３上に置き、１クロックサイクルの期間だけリード１
１１上の書込み信号をアサートする。同様にして、発信
デバイス１４１が、データを送信することを望まないと
きは、発信デバイス１４１は、好ましくは、リード１１
１上の書込み信号をリトラクトする。この場合は、デー
タ入力バス１１３上のスプリアス信号がFIFO１００によ
って無視される。宛先デバイス１４３がFIFO１００から
データを受信することを望む場合は、宛先デバイス１４
３は、好ましくは、リード１１５上の読出し信号をアサ
ートする。この場合は、FIFO１００は、これも周知の方
法にて、次のクロックサイクルにおいて、データ出力バ
ス１１７上に宛先デバイス１４３に向けて適当なデータ
を送信する。同様にして、宛先デバイス１４３がFIFO１
００からのデータを望まない場合は、宛先デバイス１４
３は、好ましくは、リード１１５上の読出し信号をリト
ラクトし、データ出力バス１１７上のスプリアス信号を
無視する。

【０００８】この好ましい実施例においては、FIFO１０
０は、長所として、発信デバイス１４１或は宛先デバイ
ス１４３に待つことを要求することなしに、発信デバイ
ス１４１からのデータの受信及び宛先デバイス１４３へ
の別のデータ送信を連続して同時に遂行することができ
る。書込み信号、読出し信号、データ入力バス上のデー
タ及びデータ出力バス１１７上のデータの相対的なタイ
ミングが図１０、１１及び１２に示されるが、これにつ
いては、後に詳細に説明される。

【０００９】図３はFIFO１００の主な要素のブロック図
を示す。FIFO RAMコントローラ１０１、ＲＡＭバンクＡ
１０３、及びＲＡＭバンクＢ１０５が図示されるように
相互接続される。FIFI RAMコントローラ１０１の構成要
素及び動作については後に説明される。ＲＡＭバンクＡ
１０３とＲＡＭバンク１０５は、好ましくは、別個のデ
ータ入力ポートとデータ出力ポートを持つ同一のＮ／２
×Ｍビットのランダムアクセスメモリとされる。但し、
当業者においては、単一ポートのＲＡＭを含めて、他の
タイプのメモリを持つ本発明の実現をどのように製造す
るかは明白である。この明細書の目的に対しては、ＲＡ
ＭバンクＡ１０３とＲＡＭバンクＢ１０５の両方の読出
し及び書込み制御は、各々、それぞれ、リード１２１と
１３１上のＲ／Ｗ信号によって制御される。このＲ／Ｗ
信号は、その信号がアサートされているときは読出しを
示し、リトラクトされているときは書込みを示すものと
定義される。当業者においては明らかであるように、FI
FO RAMコントローラ１０１は、長所として、周知の方法
にて、ＲＡＭバンクＡ１０３及びＲＡＭバンクＢ１０５
と独立的に交信する。

【００１０】図４は、FIFO RAMコントローラ１０１の実
施例を構成する８つの構成要素のブロック図である。制
御シーケンサ２０１は、好ましくは、入力として、リー
ド１１５上に読出し信号を受信し、リード１１１上に書
込み信号を受信する同期有限状態マシンである。制御シ
ーケンサ２０１は、様々な制御信号を介して、ＲＡＭバ
ンクＡ１０３及びＲＡＭバンクＢ１０５の両方へのＲ／
Ｗ信号、書込みポインタ２０３、読出しポイント２０
５、ＲＡＭバンクＡアドレス発生器２１１、ＲＡＭバン
クＢアドレス発生器２１３、ＲＡＭバンクＡデータライ
タ２１１、ＲＭＡバンクＢデータライタ２２３及び出力
データドライバ２３１を制御する。当業者においては明
らかであるように、FIFO１００の内部動作は、循環待ち
行列として概念化することができる。この待ち行列のバ
ックには一連のデータが書込まれ、好ましくは、書込み
ポイント２０３内に含まれる論理ポインタによってポイ
ントされる。この待ち行列のフロントからは一連のデー
タが読出され、好ましくは、読出しポイント２０５内に
含まれる論理ポイントによってポイントされる。この待
ち行列は、好ましくは、二つの独立したＲＡＭバンクか
ら製造され、これらの物理アドレスが、概念上の循環待
ち行列内の一連の位置が異なるＲＡＭバンク内に物理的
に含まれるような様式に論理的にマッピングされる。

【００１１】例えば、ＲＡＭバンクＡ１０３が４データ
の容量を持ち、ＲＡＭバンクＢ１０５が４データの容量
を持つ場合は、FIFO１００は、全体で８データの容量を
持つ。FIFO１００が８データの容量を持つ場合は、概念
上の循環待ち行列は、最大で８記憶位置を持ち、論理ア
ドレス０、１、２、３、４、５、６及び７が与えられ
る。この場合は、好ましくは、論理アドレス０、２、
４、及び６がそれぞれＲＡＭバンクＡ１０３の物理アド
レス０、１、２、及び３に割り当てられ、論理アドレス
１、３、５、及び７が、それぞれ、ＲＡＭバングＢ１０
５に物理アドレス０、１、２、及び３に割り当てられ
る。

【００１２】この好ましい実施例においては、書込みポ
インタ２０３及び読出しポインタ２０５は、概念上の循
環待ち行列内の論理位置をポイントし、ＲＡＭバンクＡ
１０３或はＲＡＭバンクＢ１０５内の物理メモリ位置を
ポイントするものではないことを理解することが必須で
ある。好ましくは、書込みポインタ２０３及び読出しポ
インタ２０５の両方が、０からＮ−１に向かってカウン
トし、その後、０にロールオーバするlog₂Ｎカウンタか
ら製造される。この場合は、論理待ち行列位置の物理メ
モリアドレスへのマッピングは、各ポインタからの最下
位ビットを除く全てを各々のＲＡＭバンク内への完全
（フル）物理アドレスとして使用することによって達成
することができる。換言すれば、物理アドレスは、論理
アドレスを２で割ったときに含まれる最も大きな整数に
等しい。このスキームの長所は、物理アドレスに対応す
る各々のＲＡＭバンクが論理アドレス内の最下位ビット
を調べることによって決定できることである（例えば、
“０”＝ＲＡＭバンクＡ、“１”＝ＲＡＭバンクＢとさ
れる）。

【００１３】読出しポインタ２０５によってポイントさ
れる論理アドレスが書込みポインタ２０３によってポイ
ントされる論理アドレスと独立しているために、読出し
ポインタ２０５と書込みポインタ２０３の両方が同一の
ＲＡＭバンクをポイントする事態が発生する。そして、
この好ましい実施例においては、一つのＲＡＭバンクへ
の書込み及びこれからの読出しを両方とも同時に行うこ
とができないために、好ましくは、競合を解決するため
のメカニズムが使用される。このメカニズムは、好まし
くは、ＲＡＭバンクＡアドレス発生器２１１及びＲＡＭ
バンクＢアドレス発生器２１３を含む。これらは、両方
とも制御シーケンサ２０１によって、互いに独立して制
御される。上記の説明から当業者においては、ＲＡＭバ
ンクＡアドレス発生器２１１及びＲＡＭバンクＢアドレ
ス発生器２１３をどのように製造及び使用するかは明白
であると考える。

【００１４】別の好ましい実施例において、最初から、
単一のＲＡＭバンクに対して書込み及び読出しを同時に
遂行することが望まれる場合は、各々のバンクのアドレ
ス発生器によって読出しに優先が与えられ、書込み動作
のアドレスが読出しが遂行されるまで格納され、その
後、書込みが遂行されるようにされる。さらに、ＲＡＭ
バンクＡデータライタ２２１或はＲＡＭバンクＢデータ
ライタ２２３の適当ないずれかが、好ましくは、書込ま
れるべき新たに到着するデータを格納しておき、読出し
が完了した後に、これを書込むようにされる。

【００１５】逆に、当業者においては、書込み動作に優
先を与え、読出しを遅延させるような本発明の実現をい
かに構築及び使用するかは明白である。この場合は、当
業者においては、ＲＡＭバンクＡデータライタ２２１及
びＲＡＭバンクＢデータライタ２２３を除去できること
が明らかである。出力データドライバ２３１は、ＲＡＭ
バンクＡ１０３及びＲＡＭバンクＢ１０５の両方からデ
ータを受信し、制御シーケンサ２０１のガイド下で、適
当なデータをデータ出力バス１１７上に向ける。当業者
においては、好ましい実施例の場合のように読出しを優
先するのではなく書込みに優先を与える設計に対する出
力データドライバ２３１をどのように製造するかは明ら
かである。

【００１６】当業者においては、この特定の実施例がデ
ータがFIFO１００に書込まれてからFIFO１００からデー
タを読出すことができるまでの間に１クロックサイクル
の遅延が導入されることが明らかである。当業者におい
ては、遅延を持たない或は１クロックサイクルより大き
な遅延を持つ本発明の実現をどのように製造及び使用す
るかは明らかである。

【００１７】図５は、図４に示される好ましい一般的ア
ーキテクチュアに準拠する本発明の好ましい実現の略図
が示される。この好ましい実施例は、制御シーケンサ２
０１、書込みポインタ２０３、読出しポインタ２０５、
アドレスラッチＡ３０１、アドレスマルチプレクサＡ３
０３、データラッチＡ３０５、アドレスラッチＢ３０
２、アドレスマルチプレクサＢ３０４、データラッチＢ
３０６及びデータマルチプレクサ３０７から構成され
る。この構成においては、アドレスラッチＡ３０１及び
アドレスマルチプレクサＡ３０３がＲＡＭバンクＡアド
レス発生器２１１を構成し、アドレスラッチＢ３０２及
びアドレスマルチプレクサＢ３０４がＲＡＭバンクＢア
ドレス発生器２１３を構成することは明らかである。さ
らに、データラッチＡ３０５は、ＲＡＭバンクＡデータ
ライタ２２１を構成し、データラッチＢ３０６は、ＲＡ
ＭバンクＢデータライタ２２３を構成し、そして、デー
タマルチプレクサ３０７は、出力データドライバ２３１
を構成する。

【００１８】制御シーケンサ２０１は、好ましくは、図
６に示される状態遷移図に従って実現される。図６、
７、８、及び９に示されるように、制御シーケンサ２０
１は、好ましくは、少なくとも６つの互いに排他的な状
態を持ち、また、好ましくは、入力として、二進読出し
信号及び二進書込み信号を受信する有限状態マシンとさ
れる。図６に示されるように、この状態遷移図及び対応
するこの有限状態マシンの初期状態は、状態ｓ₀ であ
る。

【００１９】

【表１】テーブル１−書込みポインタ２０３、読出しポインタ２
０５、及びアドレスラッチＡ３０１及びアドレスラッチ
Ｂ３０２の内容に関しての制御シーケンサ状態の好まし
い定義。

【００２０】これら状態は、好ましくは、テーブル１に
示されるように、各ポインタの論理アドレスがそれに翻
訳され、そのアドレスの内容がラッチされる物理ＲＡＭ
バクンとの関連で定義される。当業者においては、制御
シーケンサへのこれより多くの入力（例えば、リセット
信号）、或は制御シーケンサ内のこれより多くの状態を
持つ本発明の実現をどのように製造及び使用するかは明
らかである。

【００２１】図６の有限状態マシンは、有向グラフ
（Ｖ、Ｅ）として示される。ここで、Ｖはマシン内の状
態の集合（例えば、ｓ_0、..ｓ₅ ）を表わし、Ｅは各々の
状態間のエッジ或は遷移の集合を表わす。図６内の各状
態は、状態の名前を丸く囲む円によって表わされる。ま
た、各エッジは、Ｉ／Ｏ動作によってラベル付けされて
おり、両方とも、遷移が起こるために必要とされる条件
及び遷移の結果として取られるべき動作を定義する。

【００２２】表記法の目的上、各エッジは、？ａ・ｂ！
１のフォーマットのテキスト文字列にてラベル付けされ
るが、これは、このエッジが入力ａとｂの両方とも真で
あるときにたどられるべきであることを表わす。さら
に、そのエッジがたどられると、状態マシンは、間投詞
に続く動作番号に対応する動作を実行する。例えば、？
READ・WRITE！６とラベル付けされたエッジは、読出し信
号と書込み信号の両方がアサートされたときにたどられ
る。さらに、このエッジがたどられると、動作番号６が
トリガされる。テーブル２は、図６内に図５の略図内に
示される制御信号に与える影響との関連で命名された１
７個の異なる動作の各々について定義する。

【００２３】

【表２】テーブル２−ラッチ書込み構成の動作テーブル。

【００２４】当業者においては、図６及びテーブル２か
ら制御シーケンサ２０１をいかにして構築するかは明ら
かである。図７、８及び９は、図６の有限状態マシンに
対応する一例としての制御シーケンサ２０１の略図を示
す。説明の目的上、この一例としての制御シーケンサ２
０１は、ＡＮＤゲート、ＯＲゲート、インバータ及び
“Ｄ”タイプのフリップフロップから設計される。当業
者においては、他の構成要素から制御シーケンサ２０１
をどのように構築できるか明らかである。

【００２５】図５に戻り、書込みポインタ２０３は、好
ましくは、そのカウント動作がリード２４５上の書込み
増分信号によって制御されるlog₂Ｎビット同期カウンタ
である。書込み増分信号が制御シーケンサ２０１によっ
てアサートされると、書込みポインタ２０３は、次のク
ロックパルスの後に１だけ増分する。書込み増分信号が
リトラクトされた場合は、書込みポインタ２０３は増分
しない。読出しポインタ２０５は、好ましくは、書込み
ポインタ２０３と同一の設計を持つが、但し、リード２
２５上の読出し増分信号によって制御される点が異な
る。書込みポインタ２０３の出力は、アドレスラッチＡ
３０１及びアドレスラッチ３０２Ｂ３０２に供給される
が、これらは、両方とも、好ましくは、1og₂Ｎ／２ビッ
ト幅のラッチである。リード３１５上のラッチＡ信号が
アサートされると、アドレスラッチＡ３０１がラッチ可
能モードに入れられ、これによって、その入力の所に任
意の信号が次のクロックサイクルにおいてその出力に同
期的にラッチされる。リード３１５上のラッチＡ信号が
リトラクトされた場合は、アドレスラッチ３０１は、ラ
ッチとして機能し、ラッチされた信号を保持する。この
場合は、アドレスラッチＡ３０１は、その入力の変化と
無関係に格納されている値を出力する。アドレスラッチ
Ｂ３０２は、好ましくは、アドレスラッチＡ３０１と同
一の設計とされるが、但し、これはリード３２５上のラ
ッチＢ信号によって制御される。

【００２６】アドレスマルチプレクサＡ３０３は、好ま
しくは、log₂Ｎ／２ビット幅の２対１マルチプレクサと
され、アドレスラッチＡ３０１、及び読出しポインタ２
０５を介して読出しポインタ２０３の出力を供給され
る。アドレスマルチプレクサＡ３０３は、リード３１３
上のアドレスマルチプレクサＡ信号によって制御され
る。アドレスマルチプレクサＢ３０４は、好ましくは、
アドレスマルチプレクサＡ３０３と同一の設計とされる
が、但し、リード３２３上のアドレスマルチプレクサＢ
信号によって制御される。データラッチＡ３０５は、好
ましくは、リード３１５上のラッチＡ信号によって制御
されるＭビット幅のラッチである。データラッチＡ３０
５及びデータラッチＢ３０６の設計及び動作は、幅は必
ずしもそうではないが、好ましくは、アドレスラッチＡ
３０１及びアドレスラッチＢ３０２のそれと類似のもの
とされる。データラッチＢ３０６は、好ましくは、デー
タラッチＡ３０５と同一の設計とされるが、但し、これ
がリード３２５上のラッチＢ信号によって制御される点
が異なる。

【００２７】データマルチプレクサ３０７は、好ましく
は、リード３３１上の出力マルチプレクサ信号によって
制御されるＭビット幅の２対１マルチプレクサとされ
る。データマルチプレクサ３０７の設計及び動作は、幅
は必ずしもそうではないが、好ましくは、アドレスマル
チプレクサＡ３０３及びアドレスマルチプレクサＢ３０
４のそれと類似のものとされる。上の説明から、当業者
においては、本発明の実現をどのように製造及び使用す
るかは明らかである。好ましい実施例の動作は、図１
０、１１及び１２に示されるタイミング図から容易に理
解することができる。クロック期間１の前には、この実
施例は、その初期状態ｓ₀ にあるものと定義される。ま
た、書込みポインタ２０３及び読出しポインタ２０５は
両方ともゼロにセットされる。

【００２８】クロック期間１において、（リード１１１
上の）書込み信号がアサートされ、発信デバイス１４１
によって、データ＃１がデータ入力バス１１３上に置か
れる。同時に、（リード１１５上の）読出し信号がリト
ラクトされるが、これは、宛先デバイス１４３がデータ
をこの時点においては望まないことを示す。クロック期
間２の開始時点では読出し信号がリトラクトされてお
り、書込み信号がアサートされているために、この実施
例は（図６或は図７、８、９から分かるように）状態ｓ
₂ へと進む。状態ｓ₀ から状態ｓ₂ への遷移は、動作＃
２をトリガし、結果として、制御シーケンサ２０１は、
テーブル２に定義されるように制御信号に影響を与え
る。

【００２９】クロック期間２において、結果として：
（１）書込みポインタがアドレス０をラッチＡ及びアド
レスマルチプレクサＡを通じてアドレスＡバス１２７上
に置き；（２）データ＃１がデータ出力Ａバス１２３上
に置かれ；（３）（リード１２１上の）Ｒ／Ｗ−Ａ信号
がリトラクトされ；（４）データ＃がＲＡＭバンクＡの
アドレス０の所に書込まれ；そして（５）書込みポイン
タが増分される。また、クロック期間２において、書込
み信号はアサートされた状態にとどまり、データ＃２が
データ入力バス１１３上に、発信デバイス１４１によっ
て置かれる。リード１１５上の読出し信号はリトラクト
された状態にとどまる。従って、この実施例は状態ｓ₂
にあり、読出し信号がリトラクトされており、書込み信
号がアサートされているために、この実施例は、状態ｓ
₀ に戻る。この遷移の結果として、制御シーケンサ２０
１は、クロック期間３において、テーブル２に定義され
る動作＃３を行なう。

【００３０】クロック期間３において、結果として：
（１）書込みポインタがアドレス０をアドレスラッチＢ
及びアドレスマルチプレクサＢを通じてアドレスＢバス
１３７上に置き；（２）データ＃２がデータ出力Ｂバス
１３３上に置かれ；（３）（リード１３１上の）Ｒ／Ｗ
−Ｂ信号がリトラクトされ；（４）データ＃２がＲＡＭ
バンクＢの物理アドレス０の所に書込まれ；そして
（５）書込みポインタが増分される。

【００３１】また、クロック期間３において、書込み信
号はアサートされた状態にとどまり、データ＃３がデー
タ入力バス１１３上に置かれる。さらに、リード１１５
上の読出し信号がアサートされるが、これは、宛先デバ
イス１４３がデータを望むことを示す。クロック期間３
においては、この実施例が、状態ｓ₀ にあり、また、読
出し信号及び書込み信号が両方ともアサートされている
ために、この実施例は、状態ｓ₄ に進む。この遷移の結
果として、制御シーケンサ２０１は、クロック期間４に
おいて、テーブル２に定義される動作＃６を行なう。ク
ロック期間４において、この結果として、二つの主要な
動作が起こる。第一に、ＲＡＭバンクＡからのデータ＃
１の読出しが起こり、データ＃１がデータ出力バス１１
７上に出力される。第二に、読出し動作がＲＡＭバンク
Ａを押え、従って、データ＃３のＲＡＭバンクＡへの書
込みを阻止するために、データ＃３がデータラッチＡ３
０５内に格納され、また、データ＃３が格納されるべき
ＲＡＭバンクＡのアドレスがアドレスラッチＡ３０１内
に格納される。これは、次のクロック期間において、書
込みが完了するまで保持される。

【００３２】より具体的には、クロック期間４におい
て、結果として：（１）読出しポインタがアドレス０を
アドレスマルチプレクサＡ３０３を通じてアドレスＡバ
ス１２７上に置き；（２）Ｒ／Ｗ−Ａ信号（リード１２
１上）がアサートされ；（３）データ＃１がＲＡＭバン
クＡからデータ入力バス１２５上に読出され、次に、デ
ータマルチプレクサ３０７を通じてデータ出力バス１１
７上に出力され；（４）アドレスラッチＡ３０１がアド
レス１をラッチし；（５）データラッチＡ３０５がデー
タ＃３をラッチし；（６）書込みポインタが増分され；
そして（７）読出しポインタが増分される。また、クロ
ック期間４において、書込み信号はアサートされた状態
にとどまり、データ＃４がデータ入力バス１１３上に置
かれる。さらに、読出し信号もアサートされた状態に留
まるが、これは宛先デバイス１４３がもう一つのデータ
を望むことを示す。クロック期間４においてこの実施例
は、状態ｓ₄ にあり、読出し信号及び書込み信号の両方
がアサートされているために、この実施例は、状態ｓ₅
に進む。この遷移の結果として、制御シーケンサ２０１
は、クロック期間５において、テーブル２に定義される
動作＃１１を取る。

【００３３】クロック期間５において、この結果として
３つの主要な動作が起こる。第一に、データ＃２がＲＡ
ＭバンクＢから読出され、データ出力バス１１７上に出
力される。第二に、データ＃３がラッチＡからＲＡＭバ
ンクＡ内に書込まれる。第三に、読出し動作がＲＡＭバ
ンクＢを制圧し、従って、データ＃４のＲＡＭバンクＢ
内への書込みを阻止するために、データ＃４がデータラ
ッチＢ３０６内に格納され、データ＃４が格納されるべ
きＲＡＭバンクＢのアドレスがアドレスラッチＢ３０２
内に格納される。これらは、次のクロック期間において
書込みが完了されるまで保持される。

【００３４】より具体的には、クロック期間５におい
て、結果として：（１）読出しポインタがアドレス０を
アドレスマルチプレクサＢ３０４を通じてアドレスＢバ
ス１３７上に置き；（２）Ｒ／Ｗ−Ｂ信号（リード１３
１上）がアサートされ；（３）データ＃２がＲＡＭバン
クＢからデータ入力バス１３５上に読出され、さらに、
データマルチプレクサ３０７を通じてデータ出力バス１
１７上に出力され；（４）アドレスラッチＡ３０１がア
ドレス１をアドレスマルチプレクサＡを通じてアドレス
Ａバス１２７上に置き；（５）Ｒ／Ｗ−Ａ信号（リード
１２１上）がリトラクトされ；（６）データ＃３がＲＡ
ＭバンクＡのアドレス１の所に格納され；（７）アドレ
スラッチＢ３０２が書込みポインタ２０３からアドレス
１をラッチし；（８）データラッチＢ３０６がデータ＃
４をラッチし；（９）読出しポインタが増分され；そし
て（１０）書込みポインタが増分される。

【００３５】また、クロック期間５において、書込み信
号はアサートされた状態にとどまり、データ＃５がデー
タ入力バス１１３上に置かれる。さらに、読出し信号も
アサートされた状態に留まるが、これは宛先デバイス１
４３がもう一つのデータを要求することを示す。クロッ
ク期間５においてこの実施例は状態ｓ₅ にあり、読出し
信号及び書込み信号の両方がアサートされているため
に、この実施例は、状態ｓ₄ に戻る。この遷移の結果と
して、制御シーケンサ２０１は、クロック期間６におい
て、テーブル２に定義される動作＃１０を行なう。

【００３６】クロック期間６において、この結果とし
て、３つの主要な動作が起こる。第一に、データ＃３が
ＲＡＭバンクＡから読出され、データ出力バス１１７上
に出力される。第二に、データ＃４がデータラッチＢか
らＲＡＭバンクＢ内に書込まれる。第三に、読出し動作
がＲＡＭバンクＡを制圧し、従って、データ＃５のＲＡ
ＭバンクＡ内への書込みを阻止するために、データ＃５
がデータラッチＡ３０５内に格納され、また、データ＃
５が格納されるべきＲＡＭバンクＡのアドレスがアドレ
スラッチＡ３０１内に格納される。これらは、次のクロ
ック期間において書込みが完了するまで保持される。

【００３７】より具体的には、クロック期間６におい
て、この結果として：（１）読出しポインタがアドレス
１をアドレスマルチプレクサＡ３０３を通じてアドレス
Ａバス１２７上に置き；（２）Ｒ／Ｗ−Ａ信号（リード
１２１上）がアサートされ；（３）データ＃３がＲＡＭ
バンクＡからデータ入力バス１２５上に読出され、さら
に、データマルチプレクサ３０７を通じてデータ出力バ
ス１１７上に出力され；（４）アドレスラッチＢ３０２
がアドレス１をアドレスマルチプレクサＢを通してアド
レスＢバス１３７上に置き；（５）Ｒ／Ｗ−Ｂ信号（リ
ード１３１上）がリトラクトされ；（６）データ＃４が
ＲＡＭバンクＢのアドレス１の所に格納され；（７）ア
ドレスラッチＡ３０１がアドレス２を書込みポインタ２
０３からラッチし；（８）データラッチＡ３０５がデー
タ＃５をラッチし；（９）読出しポインタが増分され；
そして（１０）書込みポインタが増分される。また、ク
ロック期間６において、書込み信号及び読出し信号の両
方がリトラクトされる。クロック期間６においてこの実
施例は状態ｓ₄ にあり、また、読出し信号及び書込み信
号の両方がリトラクトされているために、この実施例
は、状態ｓ₁ に進む。この遷移の結果として、制御シー
ケンサ２０１は、クロック期間７において、テーブル２
において定義される動作＃７を取る。

【００３８】クロック期間７において、データ＃５の未
完了の書込みが完了する。具体的には、クロック期間７
において、結果として：（１）ラッチＡ３０１がアドレ
ス２をアドレスマルチプレクサＡを通じてアドレスＡバ
ス１２７上に置き；（２）Ｒ／Ｗ−Ａ信号（リード１２
１上）がリトラクトされ；（３）データ＃５がＲＡＭバ
ンクＡのアドレス２の所に格納される。さらに、クロッ
ク期間７において、書込み信号が再びアサートされ、デ
ータ＃６がデータ入力バス上に発信デバイス１４１によ
って置かれる。リード１１５上の読出し信号はリトラク
トされた状態に留まる。従って、この実施例が状態ｓ_１
にあり、読出し信号がリトラクトされており、一方、書
込み信号がアサートされているために、この実施例は、
状態ｓ_３に進む。この遷移の結果として、制御シーケ
ンサ２０１は、クロック期間８において、テーブル２に
定義される動作３＃を取る。

【００３９】クロック期間８において、この結果とし
て：（１）書込みポインタがアドレス２をアドレスラッ
チＢ３０２及びアドレスマルチプレクサＢ３０４を通じ
てアドレスＢバス１３７上に置き；（２）データ＃６が
データ出力Ｂバス１３３上に置かれ；（３）Ｒ／Ｗ−Ｂ
信号（リード１３１）がリトラクトされ；（４）データ
＃６がＲＡＭバンクＢのアドレス２に書込まれ；そして
（５）書込みポインタが増分される。また、クロック期
間８において、書込み信号がリトラクトされ、読出し信
号がアサートされた状態になる。クロック期間８におい
てこの実施例は状態ｓ₃ にあり、読出し信号がアサート
されており、一方、書込み信号がリトラクトされている
ために、この実施例は、状態ｓ₀ に戻る。この遷移の結
果として、制御シーケンサ２０１は、クロック期間９に
おいて、テーブル２において定義される動作＃５を取
り、このプロセスが無限に反復される。この好ましい実
施例においては、エラー信号が導入されなかったが、当
業者においては、これらを組み込む本発明の実現をどの
ように製造及び使用するかは明らかである。

【図面の簡単な説明】

【図１】本発明の一つ或はそれ以上の実現を採用する全
国規模の通信システムの図面を示す。

【図２】データ発信デバイス、データ宛先デバイス及び
第一と第二のデバイスの間に置かれる先入先出し（“FI
FO”）メモリのブロック図である。

【図３】図２に示されるFIFOの主要な構成要素のブロッ
ク図である。

【図４】図３に示されるFIFO RAMコントローラの下位構
成要素のブロック図である。

【図５】図３に示されるFIFO RAMコントローラの好まし
い実施例のブロック図である。

【図６】図４及び５に示される制御シーケンサに対する
一例としての状態遷移図である。

【図７】図６の状態遷移図の有限状態マシン実現の略図
の最初のページである。

【図８】図６の状態遷移図の有限状態マシン実現の略図
の第二のページである。

【図９】図７と８がどのような関係で単一の略図を構成
するかを示す。

【図１０】好ましい実施例における様々な信号の好まし
い実施例が典型的な動作を遂行するときの相互関係を示
すタイミング図の最初のページである。

【図１１】好ましい実施例における様々な信号の好まし
い実施例が典型的な動作を遂行するときの相互関係を示
すタイミング図の第二のページである。

【図１２】図１０と１１がどのような関係で単一のタイ
ミング図を構成するかを示す。

【符号の説明】１００ＦＩＦＯ１４１発信デバイス１４３宛先デバイス

Claims

【特許請求の範囲】

【請求項１】装置（１０１）であって、この装置が第
一のメモリ（１０３）及び第二のメモリ（１０５）に接
続可能であり、また、この装置が：書込み信号及び読出
し信号を受信し、複数の制御信号を生成するための制御
シーケンサ（２０１）；書込みポインタ（２０３）；読
出しポインタ（２０５）；第一のアドレスを前記の第一
のメモリ（１０３）に供給するための第一のアドレス発
生器（２１１）；及び第二のアドレスを前記の第二のメ
モリ（１０５）に供給するための第二のアドレス発生器
（２１３）を含み；前記の第一のアドレスが前記の書込
みポインタ、前記の読出しポインタ及び少なくとも一つ
の前記の制御信号に依存し、前記の第二のアドレスが前記の書込みポインタ、前記の
読出しポインタ及び少なくとも一つの前記の制御信号に
依存することを特徴とする装置。
【請求項２】第一のデータを第一のメモリ（１０３）
から読み出し、第二のデータを前記の第二のメモリ（１
０５）から読み出すため、及び少なくとも一つの前記の
制御信号に基づいて前記の第一のデータ及び前記の第二
のデータの一つを選択的に出力するための出力データド
ライバ（２３１）がさらに含まれることを特徴とする請
求項１の装置。
【請求項３】第一のデータをデータバス（１１３）か
ら受信し、前記の第一のデータを前記の第一のメモリ
（１０３）内に書込むための第一のデータライタ（２２
１）；及び第二のデータを前記のデータバス（１１３）
から受信し、前記の第二のデータを前記の第二のメモリ
（１０５）に書込むための第二のデータライタ（２２
３）がさらに含まれることを特徴とする請求項１の装
置。
【請求項４】前記の第一のアドレス発生器（２１１）
が：（１）前記の書込みポインタ（２０３）に接続された第
一のラッチ（３０１）、及び（２）前記の第一のラッチ
（２０３）及び前記の読出しポインタ（２０５）に接続
された第一のマルチプレクサ（３０３）を含み；そして
前記の第二のアドレス発生器（２１３）が：（１）前記の書込みポインタ（２０３）に接続された第
二のラッチ（３０２）、及び（２）前記の第二のラッチ
（３０２）及び前記の読出しポインタ（２０５）に接続
された第二のマルチプレクサ（３０４）を含むことを特
徴とする請求項１の装置。
【請求項５】前記の第一のメモリがランダムアクセス
メモリであり、前記の第二のメモリもランダムアクセス
メモリであることを特徴とする請求項１の装置。
【請求項６】先入先出しメモリ（１００）であって、
これが：第一のメモリ（１０３）；書込みポインタ（２
０３）；及び読出しポインタ（２０５）を含み；さらに
第二のメモリ（１０５）；書込み信号及び読出し信号を
受信し、複数の制御信号を生成するための制御シーケン
サ（２０１）；アドレスを前記の書込みポインタ、前記
の読出しポインタ及び少なくとも一つの前記の制御信号
に基づいて前記の第一のメモリに供給するための第一の
アドレス発生器（２１１）；及びアドレスを前記の書込
みポインタ、前記の読出しポインタ及び少なくとも一つ
の前記の制御信号に基づいて前記の第二のメモリに供給
するための第二のアドレス発生器（２１３）が含まれる
ことを特徴とする装置。
【請求項７】データを前記の第一のメモリに書き込む
ための第一のデータライタ（２２１）；及びデータを前
記の第二のメモリに書き込むための第二のデータライタ
（２２３）がさらに含まれることを特徴とする請求項６
の装置。
【請求項８】前記の第一のメモリ及び前記の第二のメ
モリからデータを読み出し、データを少なくとも一つの
前記の制御信号に基づいて出力するための出力データド
ライバ（２３１）がさらに含まれることを特徴とする請
求項６の装置。
【請求項９】前記の第一のメモリがランダムアクセス
メモリであり、前記の第二のメモリもランダムアクセス
メモリであることを特徴とする請求項６の装置。
【請求項１０】書込み信号及び読出し信号を受信し
て、複数の制御信号を生成するための制御シーケンサ
（２０１）；第一のメモリアドレスを保持するための書
込みポインタ（２０３）；及び第二のメモリアドレスを
保持するための読出しポインタ（２０５）を含む装置
（１０１）であって、この装置が第一のメモリ（１０３）及び第二のメモリ
（１０５）に接続可能であり；さらに前記の第一のメモ
リアドレス、前記の第二のメモリアドレス及び少なくと
も一つの前記の制御信号に基づいて第三のアドレスを前
記の第一のメモリに供給するための第一のアドレス発生
器（２１１）；前記の第一のメモリアドレス、前記の第
二のメモリアドレス及び少なくとも一つの前記の制御信
号に基づいて第四のアドレスを前記の第二のメモリに供
給するための第二のアドレス発生器（２１３）；第一の
データを前記の第一のメモリに書き込むための第一のデ
ータライタ（２２１）；第二のデータを前記の第二のメ
モリに書き込むための第二のデータライタ（２３１）；
及び前記の第一のメモリから前記の第一のデータを読み
出し、前記の第二のメモリから前記の第二のデータを読
み出すため、及び、少なくとも一つの前記の制御信号に
基づいて前記の第一のデータと前記の第二のデータの少
なくとも一つを出力するための出力ドライバ（２３１）
が含まれることを特徴とする装置。
【請求項１１】６つの互いに排他的な状態を持つマシ
ン（２０１）を制御するための方法であって、このマシ
ンが二進の読出し信号及び二進の書込み信号を受信し、
この方法が：（１）以下の場合、つまり：（ａ）前記のマシンが第一の状態にあり、前記の読出し
信号がリトラクトされ、前記の書込み信号もリトラクト
された場合、（ｂ）前記のマシンが第三の状態にあり、
前記の読出し信号がリトラクトされ、前記の書込み信号
がアサートされた場合、（ｃ）前記のマシンが第四の状
態にあり、前記の読出し信号がアサートされ、前記の書
込み信号がリトラクトされた場合、及び（ｄ）前記のマ
シンが第六の状態にあり、前記の読出し信号がリトラク
トされ、前記の書込み信号もリトラクトされた場合、第
一の状態に入り；（２）以下の場合、つまり：（ａ）前記のマシンが第二の状態にあり、前記の読出し
信号がリトラクトされ、前記の書込み信号もリトラクト
された場合、（ｂ）前記のマシンが第三の状態にあり、
前記の読出し信号がアサートされ、前記の書込み信号が
リトラクトされた場合、（ｃ）前記のマシンが第四の状
態にあり、前記の読出し信号がリトラクトされ、前記の
書込み信号がアサートされた場合、及び（ｄ）前記のマ
シンが第五の状態にあり、前記の読出し信号がリトラク
トされ、前記の書込み信号もリトラクトされた場合、第
二の状態に入り；（３）以下の場合、つまり：（ａ）前記のマシンが第一の状態にあり、前記の読出し
信号がリトラクトされ、前記の書込み信号がアサートさ
れた場合、（ｂ）前記のマシンが第二の状態にあり、前
記の読出し信号がアサートされ、前記の書込み信号がリ
トラクトされた場合、（ｃ）前記のマシンが第三の状態
にあり、前記の読出し信号がリトラクトされ、前記の書
込み信号もリトラクトされた場合、（ｄ）前記のマシン
が第四の状態にあり、前記の読出し信号がアサートさ
れ、前記の書込み信号もアサートされた場合、（ｅ）前
記のマシンが第五の状態にあり、前記の読出し信号がア
サートされ、前記の書込み信号がリトラクトされた場
合、及び（ｆ）前記のマシンが第六の状態にあり、前記
の読出し信号がリトラクトされ、前記の書込み信号がア
サートされた場合、第三の状態に入り；（４）以下の場合、つまり：（ａ）前記のマシンが第一の状態にあり、前記の読出し
信号がアサートされ、前記の書込み信号がリトラクトさ
れた場合、（ｂ）前記のマシンが第二の状態にあり、前
記の読出し信号がリトラクトされ、前記の書込み信号が
アサートされた場合、（ｃ）前記のマシンが第三の状態
にあり、前記の読出し信号がアサートされ、前記の書込
み信号もアサートされた場合、（ｄ）前記のマシンが第
四の状態にあり、前記の読出し信号がリトラクトされ、
前記の書込み信号もリトラクトされた場合、（ｅ）前記
のマシンが第五の状態にあり、前記の読出し信号がリト
ラクトされ、前記の書込み信号がアサートされた場合、
及び（ｆ）前記のマシンが第六の状態にあり、前記の読
出し信号がアサートされ、前記の書込み信号がリトラク
トされた場合、第四の状態に入り；（５）以下の場合、つまり：（ａ）前記のマシンが第一の状態にあり、前記の読出し
信号がアサートされ、前記の書込み信号もアサートされ
た場合、及び（ｂ）前記のマシンが第五の状態にあり、
前記の読出し信号がアサートされ、前記の書込み信号も
アサートされた場合、第五の状態に入り；（６）以下の場合、つまり：（ａ）前記のマシンが第二の状態にあり、前記の読出し
信号がアトートされ、前記の書込み信号もアサートされ
た場合、及び（ｂ）前記のマシンが第五の状態にあり、
前記の読出し信号がアサートされ、前記の書込み信号も
アサートされた場合、第六の状態に入ることを特徴とす
る方法。