KR20030073577A - 유토피아 인터페이스 장치 - Google Patents

유토피아 인터페이스 장치 Download PDF

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Abstract

본 발명은 유토피아 인터페이스 장치에 관한 것으로, 송신 유토피아 마스터로부터 입력되는 데이터 인에이블 신호 및 수신 유토피아 마스터로부터 입력되는 데이터 인에이블 신호를 쓰기 요청 신호 및 읽기 요청 신호로 입력받아 송신 데이터를 내부 레지스트에 임시 저장한 다음 소정 비트씩 나누어 출력하는 저장부와, 제어신호의 입력에 따라 저장부의 출력을 선택적으로 차단하는 출력부와, 송신 데이터 인에이블 신호 및 수신 데이터 인에이블 신호를 입력받아 셀 데이터의 시작을 알려주는 신호와 송신 유토피아 마스터로부터 수신 유토피아 마스터로 보낼 셀이 있다는 셀 어베일러블 신호를 생성하는 인터럽트부와, 저장부내 레지스트의 데이터 저장 상태를 나타내는 신호를 입력받아 송신 시작을 요청하는 신호를 발생하는 제 1 타이밍 회로와, 수신 유토피아 마스터로부터 데이터 인에이블 신호를 입력받아 출력부의 제어신호를 생성하는 제 2 타이밍 회로를 포함하며, ATM 셀을 저장하는 저장수단과 유토피아 마스터 신호들간의 타이밍을 적절히 맞추기 위한 회로를 단일의 FPGA로 구현할 수 있으므로 인터페이스의 하드웨어 복잡도 및 소요 비용이 감소되는 이점이 있다.

Description

유토피아 인터페이스 장치{UTOPIA INTERFACE APPARATUS}
본 발명은 유토피아(Universal Test & Operation PHY Interface for ATM; UTOPIA) 인터페이스 장치에 관한 것으로, 비동기 전송 모드(Asynchronous Transfer Mode; ATM)의 물리적 인터페이스인 유토피아 마스터들간의 인터페이스 장치에 관한 것이다.
유토피아 인터페이스는 ATM 포럼에서 ATM 계층과 물리(Physical) 계층 사이의 인터페이스에 관한 표준 규격이다. 이 인터페이스는 ATM 및 물리 계층 기능이 있는 상용 칩에 거의 모두 사용되고 있다.
이와 관련하여 도 1은 일반적인 유토피아 인터페이스 구조를 도시하고 있다. 이에 나타낸 바와 같이 ATM 계층의 유토피아 인터페이스를 갖는 칩을 "칩 A"(Chip A)(15), 물리 계층의 유토피아 인터페이스를 갖는 칩을 "칩 B"(Chip B)(16)라 할 경우, 유토피아 인터페이스는 ATM 계층을 중심으로 한 데이터의 흐름 방향을 기준으로 송신(Tx), 수신(Rx) 방향이 결정된다. 즉, ATM 계층(11)에서 물리 계층(12)으로 데이터를 전달하는 방향을 송신(Tx)으로 하고, ATM 계층(13)이 물리 계층(14)으로부터 데이터를 받는 방향을 수신(Rx)으로 정해져 있다. 또한 기본적으로 ATM 계층에서 제공하는 송신 클록 TxClk와 수신 클록 RxClk에 동기화되어 있으며 물리 계층은 이 클록을 받아서 데이터를 송수신하는데 사용한다. 이는 ATM 계층이 여러 개의 다른 물리 계층과의 접속을 위해 마스터(Master) 역할을 하기 위한 것이다.
한편, 유토피아 인터페이스는 ATM 계층에 물리 계층이 붙는 수에 따라 레벨 1과 레벨 2 규격이 있는데, 유토피아 레벨 2는 다중 물리 계층(multi-physical) 환경에서 통신하기 위한 규약으로 기본적으로 유토피아 레벨 1을 수용하되 추가로 어드레스 신호가 포함된다.
한편, 유토피아 인터페이스는 ATM 계층에 물리 계층이 붙는 수에 따라 레벨 1(Level 1)과 레벨 2(Level 2) 규격이 있는데, 유토피아 레벨 2는 다중 물리 계층(Multi-Physical) 환경에서 통신하기 위한 규약으로 기본적으로 유토피아 레벨 1을 수용하되 추가로 어드레스 신호가 포함된다.
도 1에서 유토피아 송신 인터페이스 신호는 ATM 계층(11)에서 물리 계층(12)으로 전송하는 데이터를 나타내는 송신 데이터(TxData), 상기 송신 데이터(TxData)가 유효(Valid)한 것을 나타내는 신호(TxEnb), 상기 송신 데이터(TxData)의 셀 시작을 알려주는 신호(TxSOC), 물리 계층에서 셀을 받을 수 있다는 정보를 가진 신호(TxClav), 데이터 전송 및 동기화를 위해 ATM 계층에서 물리 계층으로 전달되는 클록(TxClk), 레벨 2에서 여러 개의 물리 계층이 접할 때 어드레스 폴링(address falling)을 위하여 필요한 어드레스(TxAddr[4:0])로 구성된다. 또한 유토피아 수신 인터페이스 신호는 ATM 계층(13)에서 물리 계층(14)으로 전달되는 클록 신호 RxClk, ATM 계층에서 물리 계층으로부터 받는 수신 데이터(RxData)(7:0), 상기 수신 데이터(RxData)의 셀 시작을 알려주는 신호(RxSOC), 상기 수신 데이터(RxData)와 그 시작을 알려주는 신호(RxSOC)의 리드 윈도우(read window)로 사용하는 신호(RxEnb), 물리 계층에서 전송할 데이터의 상태를 알려주기 위한 신호(RxClav), 레벨 2에서 여러 개의 물리계층 중 한 개의 물리 계층을 선택하기 위하여 ATM 계층에서 내보내는 어드레스(RxAddr[4:0]) 신호로 구성된다. 기타 유토피아 인터페이스에 대한 사항들은 공지의 규격에 의해 당해분야의 전문가에게 잘 알려져 있으므로 더 이상의 설명은 생략한다.
한편, ATM의 물리적 인터페이스인 유토피아는 마스터와 슬래브(Slave)간의 인터페이스로 이루어지므로 ATM 디바이스들의 인터페이스에서 마스터들간의 인터페이스를 구현하기 위해서는 이른바 슬래브-투-슬래브(slave-to-slave) 역할을 하는 블록이 필수적으로 요구된다.
이를 위해, 상용 FIFO와 PLD를 이용하여 유토피아 마스터들간의 인터페이스 장치를 구현하는 방안이 고려될 수 있겠으나, 하드웨어의 복잡도 및 소요 비용이증가되며, 이는 ATM 디바이스들이 많아질 경우에는 더욱 심화되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안한 것으로서, 그 목적하는 바는 유토피아 마스터들간의 인터페이스에서 ATM 셀을 저장하는 저장수단과 유토피아 마스터 신호들간의 타이밍을 적절히 맞추기 위한 회로를 단일의 FPGA로 구현할 수 있도록 함으로써, 사용하고자 하는 ATM 디바이스가 유토피아 마스터들일 경우에 인터페이스의 하드웨어 복잡도 및 소요 비용을 감소시키는 데 있다.
이와 같은 목적을 실현하기 위한 본 발명은 ATM 디바이스들의 인터페이스에서 마스터들간의 인터페이스를 구현하기 위해서 슬래브-투-슬래브 역할을 하는 인터페이스 장치에 있어서, 송신 유토피아 마스터로부터 입력되는 데이터 인에이블 신호 및 수신 유토피아 마스터로부터 입력되는 데이터 인에이블 신호를 쓰기 요청 신호 및 읽기 요청 신호로 입력받아 송신 데이터를 내부 레지스트에 임시 저장한 다음 소정 비트씩 나누어 출력하는 저장부와, 제어신호의 입력에 따라 저장부의 출력을 선택적으로 차단하는 출력부와, 송신 데이터 인에이블 신호 및 수신 데이터 인에이블 신호를 입력받아 셀 데이터의 시작을 알려주는 신호와 송신 유토피아 마스터로부터 수신 유토피아 마스터로 보낼 셀이 있다는 셀 어베일러블 신호를 생성하는 인터럽트부와, 저장부내 레지스트의 데이터 저장 상태를 나타내는 신호를 입력받아 송신 시작을 요청하는 신호를 발생하는 제 1 타이밍 회로와, 수신 유토피아 마스터로부터 데이터 인에이블 신호를 입력받아 출력부의 제어신호를 생성하는 제 2 타이밍 회로를 포함한다.
도 1은 일반적인 유토피아 인터페이스 장치의 구성도,
도 2는 본 발명에 따른 유토피아 인터페이스 장치의 구성도.
<도면의 주요 부분에 대한 부호의 설명>
105 : 출력부 110 : 저장부
120 : 인터럽트부 130 : 제 2 타이밍 회로
140 : 제 1 타이밍 회로
본 발명의 실시 예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 2는 본 발명에 따른 유토피아 인터페이스 장치의 구성도로서, 유토피아 마스터들간의 인터페이스에서 데이터의 흐름 방향을 기준으로 송신(Tx), 수신(Rx) 방향이 결정된다. 그리고, 송신 유토피아 마스터에서 제공하는 송신 클록 TxClk와 수신 유토피아 마스터에서 제공하는 수신 클록 RxClk에 동기화되어 있으며 이 클록을 받아서 데이터를 송수신하는데 사용한다.
도면에 나타낸 바와 같이 본 발명은, 송신 유토피아 마스터로부터 입력되는 데이터 인에이블 신호(TxEnb) 및 수신 유토피아 마스터로부터 입력되는 데이터 인에이블 신호(RxEnb)를 쓰기 요청 신호(wrreq) 및 읽기 요청 신호(rdreq)로 입력받아 송신 데이터(TxData) data[7..0]을 내부 레지스트에 임시 저장한 다음 8비트(q[7..0])씩 나누어 출력하는 저장부(110)와, 제어신호의 입력에 따라 저장부(110)의 출력을 선택적으로 차단하는 출력부(105)와, 송신 데이터 인에이블 신호(TxEnb) 및 수신 데이터 인에이블 신호(RxEnb)를 입력받아 셀 데이터의 시작을 알려주는 신호(RxSoc)와 송신 유토피아 마스터로부터 수신 유토피아 마스터로 보낼 셀이 있다는 셀 어베일러블(Available) 신호(RxClav)를 생성하는 인터럽트부(120)와, 저장부(110)내 레지스트의 데이터 저장 상태를 나타내는 신호(wrfull)를 입력받아 송신 시작을 요청하는 신호(TxClav)를 발생하는 제 1 타이밍 회로(140)와, 수신 유토피아 마스터로부터 데이터 인에이블 신호(RxEnb)를 입력받아 출력부(105)의 제어신호를 생성하는 제 2 타이밍 회로(130)로 구성된다. 미설명 참조부호 101 내지 104는 부정 논리소자이다.
바람직하기로, 저장부(110)는 FIFO로 설계하고, 제 1 타이밍 회로(140)와 제 2 타이밍 회로(130)는 D-플립플롭으로 설계하며, 출력부(105)는 3상태 버퍼로 설계할 수 있다. 또한 FIFO와 D-플립플롭 등의 타이밍 회로를 단일의 FPGA로 구현할 수 있다.
아울러, 도 1에는 송신 유토피아 마스터에서 수신 유토피아 마스터로의 일방향 데이터 송수신을 위한 경로를 제공하는 인터페이스만을 도시하였으나 동일 구성을 추가하면 유토피아 마스터간의 양방향 데이터 송수신을 위한 경로가 제공된다.
이하, 상기와 같이 구성된 본 발명에 따른 유토피아 인터페이스 장치를 통한 유토피아 마스터들간의 데이터 송수신 과정을 설명하면 다음과 같다.
먼저, 송신 유토피아 마스터는 제 1 타이밍 회로(140)에 의하여 데이터의 송신 시작을 요청하는 신호(TxClav)가 발생되는 지를 확인한 후 신호가 발생되면 송신 데이터 인에이블 신호(TxEnb)와 함께 송신 데이터(TxData)를 출력한다.
저장부(110)는 송신 데이터 인에이블 신호(TxEnb)를 쓰기 요청 신호(wrreq)로 입력받아 송신 데이터(TxData) data[7..0]을 내부 레지스트에 임시 저장한다.
이때, 인터럽트부(120)는 송신 유토피아 마스터로부터 송신 데이터 인에이블 신호(TxEnb)를 입력받아 저장부(110)에 저장되는 데이터를 체크하며, ATM 셀이 모두 입력되면 셀 데이터의 시작을 알려주는 신호(RxSoc)와 송신 유토피아 마스터로부터 수신 유토피아 마스터로 보낼 셀이 있다는 셀 어베일러블(Available) 신호(RxClav)를 생성하여 수신 유토피아 마스터로 전달한다.
수신 유토피아 마스터는 수신 데이터 인에이블 신호(RxEnb)를 발생하며, 저장부(110)는 수신 데이터 인에이블 신호(RxEnb)를 읽기 요청 신호(rdreq)로 입력받아 레지스트에 임시 저장된 송신 데이터(TxData)를 8비트(q[7..0])씩 나누어 출력한다.
아울러, 수신 유토피아 마스터로부터 데이터 인에이블 신호(RxEnb)를 입력받은 제 2 타이밍 회로(130)는 타이밍 제어신호를 생성하여 출력부(105)의 제어입력으로 출력하며, 출력부(105)는 제어신호의 입력에 따라 저장부(110)의 출력을 차단하지 않는다.
이에, 수신 유토피아 마스터는 출력부(105)로부터 수신 데이터(RxData)를 전송 받는다.
전술한 바와 같은 본 발명은 유토피아 마스터들간의 인터페이스에서 ATM 셀을 저장하는 저장수단과 유토피아 마스터 신호들간의 타이밍을 적절히 맞추기 위한 회로를 단일의 FPGA로 구현할 수 있으므로, 인터페이스의 하드웨어 복잡도 및 소요 비용이 감소되는 효과가 있다.

Claims (2)

  1. ATM 디바이스들의 인터페이스에서 마스터들간의 인터페이스를 구현하기 위해서 슬래브-투-슬래브 역할을 하는 인터페이스 장치에 있어서,
    송신 유토피아 마스터로부터 입력되는 데이터 인에이블 신호(TxEnb) 및 수신 유토피아 마스터로부터 입력되는 데이터 인에이블 신호(RxEnb)를 쓰기 요청 신호(wrreq) 및 읽기 요청 신호(rdreq)로 입력받아 송신 데이터(TxData) data[7..0]을 내부 레지스트에 임시 저장한 다음 소정 비트(q[7..0])씩 나누어 출력하는 저장부(110)와,
    제어신호의 입력에 따라 저장부(110)의 출력을 선택적으로 차단하는 출력부(105)와,
    송신 데이터 인에이블 신호(TxEnb) 및 수신 데이터 인에이블 신호(RxEnb)를 입력받아 셀 데이터의 시작을 알려주는 신호(RxSoc)와 송신 유토피아 마스터로부터 수신 유토피아 마스터로 보낼 셀이 있다는 셀 어베일러블(Available) 신호(RxClav)를 생성하는 인터럽트부(120)와,
    저장부(110)내 레지스트의 데이터 저장 상태를 나타내는 신호(wrfull)를 입력받아 송신 시작을 요청하는 신호(TxClav)를 발생하는 제 1 타이밍 회로(140)와,
    수신 유토피아 마스터로부터 데이터 인에이블 신호(RxEnb)를 입력받아 출력부(105)의 제어신호를 생성하는 제 2 타이밍 회로(130)로 포함하는 유토피아 인터페이스 장치.
  2. 제 1 항에 있어서,
    상기 저장부(110)는 FIFO로 설계하여 상기 제 1 타이밍 회로(140)와 제 2 타이밍 회로(130)와 함께 단일의 FPGA로 구현한 것을 특징으로 한 유토피아 인터페이스 장치.
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