JP2002541543A - データ処理装置およびメモリシステム - Google Patents
データ処理装置およびメモリシステムInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/40—Bus structure
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- G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
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Abstract
(57)【要約】
データ処理装置（１）は、連続する入力データセットを供給する第１のプロセッサ（ＰＲＯＣ１）と、連続する出力データセットを供給する第２のプロセッサ（ＰＲＯＣ２）と、入力データおよび出力データを記憶する複数のメモリ回路（ＭＥＭ）を有するメモリシステム（２）とを備える。本発明によれば、データ処理装置は、入力データセットおよび出力データセットに対応する制御コマンド（ＣＣ）によってメモリシステムをセットアップするマスタコントローラＭＣＰを更に備える。これらの制御コマンドは、メモリシステム内で、制御ユニット（ＭＣＵ）によって受信される。入力データセットからのデータ（Ｄｉ）が第１のプロセッサによって供給されると、この制御ユニットは、制御コマンドに基づいて、第１のメモリ回路を選択し、第１のメモリ回路内に書き込みアドレス（ＡＤ Ｗ）を発生させる。同様に、出力データセットからのデータ（Ｄｏ）が第２のプロセッサから要求されると、制御ユニットは、制御コマンドに基づいて、第２のメモリ回路を選択し、第２のメモリ回路内に読み取りアドレス（ＡＤ Ｒ）を発生させる。このように、プロセッサがデータを要求したり、送ったりする際にアドレスを供給する必要がなく、そのため、単純なデータ処理装置が実現できる。
Description
【０００１】 本発明は、連続する入力データセットを与える第１のプロセッサと、連続する
出力データセットを受け取る第２のプロセッサと、上記連続する入力データセッ
トを受け取り上記連続する出力データセットを与える複数のメモリ回路を有する
メモリシステムと、を備えるデータ処理装置に関するものである。
出力データセットを受け取る第２のプロセッサと、上記連続する入力データセッ
トを受け取り上記連続する出力データセットを与える複数のメモリ回路を有する
メモリシステムと、を備えるデータ処理装置に関するものである。
【０００２】 本発明はさらに、データを受け取り、複数のプロセッサにデータを与えるメモ
リシステム、および上述のデータ処理装置においてデータを処理する方法に関す
るものである。本発明は特に、データストリームを含むマルチメディアに関する
適用に係わるものである。
リシステム、および上述のデータ処理装置においてデータを処理する方法に関す
るものである。本発明は特に、データストリームを含むマルチメディアに関する
適用に係わるものである。
【０００３】 米国特許第４，９３０，０６６号は、ページアドレスを供給する複数のデータ
入出力ポートと、複数ページのデータを記憶する複数のメモリバンクと、上記デ
ータ入出力ポートとメモリバンクとの間の接続を循環する切換ネットワークとを
備えるメモリシステムを開示している。データに関連するアドレスがメモリシス
テムに送信される。故に、上述のシステムは、入出力ポート毎にデータ及び関連
するアドレスを受け取るインターフェイスを有している。このことにより、デー
タを記憶する際に遅延が生ずる。更に、このインターフェイスは、ハードウェア
的に複雑である。その上、メモリバンクは読み取りにも書き込みにもアクセスで
きるものであるが、両方を行うことはできない。メモリバンクが、書き込まれる
べきデータの受け取りと、読み出されるべきデータの供給との両方のために選択
される場合には、メモリアクセスのコンフリクトが発生する可能性がある。この
米国特許に記載されている構成では、同一のバンクに置かれている２つのページ
に、２つの異なるポートがアクセスする必要がある場合に、コンフリクトを起こ
しやすい。
入出力ポートと、複数ページのデータを記憶する複数のメモリバンクと、上記デ
ータ入出力ポートとメモリバンクとの間の接続を循環する切換ネットワークとを
備えるメモリシステムを開示している。データに関連するアドレスがメモリシス
テムに送信される。故に、上述のシステムは、入出力ポート毎にデータ及び関連
するアドレスを受け取るインターフェイスを有している。このことにより、デー
タを記憶する際に遅延が生ずる。更に、このインターフェイスは、ハードウェア
的に複雑である。その上、メモリバンクは読み取りにも書き込みにもアクセスで
きるものであるが、両方を行うことはできない。メモリバンクが、書き込まれる
べきデータの受け取りと、読み出されるべきデータの供給との両方のために選択
される場合には、メモリアクセスのコンフリクトが発生する可能性がある。この
米国特許に記載されている構成では、同一のバンクに置かれている２つのページ
に、２つの異なるポートがアクセスする必要がある場合に、コンフリクトを起こ
しやすい。
【０００４】 本発明は、冒頭の段落に記載された、かなりの簡略化をもたらすデータ処理装
置を提供することを目的とする。
置を提供することを目的とする。
【０００５】 本発明によれば、このようなデータ処理装置は、入力データセットおよび出力
データセットに対応づけられた制御コマンドによって、メモリシステムのセット
アップを行うマスタコントローラを備え、メモリシステムは、第１のプロセッサ
から入力データセットが供給された際に制御コマンドに基づいて第１のメモリ回
路を選択するとともにこの第１のメモリ回路内に書き込みアドレスを発生させ、
出力データセットが第２のプロセッサから要求された際に制御コマンドに基づい
て第２のメモリ回路を選択するとともにこの第２のメモリ回路内に読み取りアド
レスを発生させる、制御ユニットを更に備えている。
データセットに対応づけられた制御コマンドによって、メモリシステムのセット
アップを行うマスタコントローラを備え、メモリシステムは、第１のプロセッサ
から入力データセットが供給された際に制御コマンドに基づいて第１のメモリ回
路を選択するとともにこの第１のメモリ回路内に書き込みアドレスを発生させ、
出力データセットが第２のプロセッサから要求された際に制御コマンドに基づい
て第２のメモリ回路を選択するとともにこの第２のメモリ回路内に読み取りアド
レスを発生させる、制御ユニットを更に備えている。
【０００６】 入力データセットおよび出力データセットに対応づけられる制御コマンドは、
メモリシステムが自律的にこの２つのセットのデータのアドレスを発生するよう
に、メモリシステムをセットアップする。メモリシステム内の制御ユニットは、
これら入出力データのアドレスを内部的に演算し、自身でそれぞれのデータのメ
モリ回路を選択する。このように、プロセッサは、データの送受信に際してアド
レスを送信する必要がない。実際のところ、プロセッサはデータのセットを要求
したり与えたりする際に、メモリシステムの内部的な動作を全く知る必要がない
。その結果、プロセッサとこのようなメモリシステムとの間に存在するであろう
通信規約や、その結果としてのハードウェアが、従来のものと比べて著しく簡素
化される。
メモリシステムが自律的にこの２つのセットのデータのアドレスを発生するよう
に、メモリシステムをセットアップする。メモリシステム内の制御ユニットは、
これら入出力データのアドレスを内部的に演算し、自身でそれぞれのデータのメ
モリ回路を選択する。このように、プロセッサは、データの送受信に際してアド
レスを送信する必要がない。実際のところ、プロセッサはデータのセットを要求
したり与えたりする際に、メモリシステムの内部的な動作を全く知る必要がない
。その結果、プロセッサとこのようなメモリシステムとの間に存在するであろう
通信規約や、その結果としてのハードウェアが、従来のものと比べて著しく簡素
化される。
【０００７】 本発明のさらなる利点は、以下のアスペクトに関わるものである。本発明によ
るデータ処理装置においては、メモリシステムは第１のプロセッサから入力デー
タを受け取ると同時に、第２のプロセッサに出力データを与えることが可能であ
る。制御ユニットは、入力データ及び出力データに対して２つの異なるメモリ回
路を選択することにより、アクセスのコンフリクトの阻止を可能にしている。こ
のことにより、記憶されているデータが破損することを防げる。メモリ回路は、
所定の時点で読み取りまたは書き込みをするが、両方は行わないタイプのもので
もよい。このようなメモリ回路は比較的安価であるため、経済的があることが本
発明のさらなる利点である。
るデータ処理装置においては、メモリシステムは第１のプロセッサから入力デー
タを受け取ると同時に、第２のプロセッサに出力データを与えることが可能であ
る。制御ユニットは、入力データ及び出力データに対して２つの異なるメモリ回
路を選択することにより、アクセスのコンフリクトの阻止を可能にしている。こ
のことにより、記憶されているデータが破損することを防げる。メモリ回路は、
所定の時点で読み取りまたは書き込みをするが、両方は行わないタイプのもので
もよい。このようなメモリ回路は比較的安価であるため、経済的があることが本
発明のさらなる利点である。
【０００８】 読み取りアドレスおよび書き込みアドレスは、異なる方法で発生されてもよい
。これらのアドレスを得る１つの方法としては、ルックアップテーブルに入力デ
ータセットおよび出力データセットに対応するすべてのアドレスをロードすると
いう方法がある。しかし、このようなルックアップテーブルは実現するには複雑
であり、大きなチップ領域を必要とする。
。これらのアドレスを得る１つの方法としては、ルックアップテーブルに入力デ
ータセットおよび出力データセットに対応するすべてのアドレスをロードすると
いう方法がある。しかし、このようなルックアップテーブルは実現するには複雑
であり、大きなチップ領域を必要とする。
【０００９】 請求項２にクレームされた本発明の好適な実施例は、データがどこに格納され
るか、あるいはどこからフェッチされるかをそれぞれ決定する読み取りアドレス
および書き込みアドレスを発生する、読み取りカウンタおよび書き込みカウンタ
を備えている。これら２つのカウンタは、読み取りアドレスおよび書き込みアド
レスを与える手段の簡単な実現である。
るか、あるいはどこからフェッチされるかをそれぞれ決定する読み取りアドレス
および書き込みアドレスを発生する、読み取りカウンタおよび書き込みカウンタ
を備えている。これら２つのカウンタは、読み取りアドレスおよび書き込みアド
レスを与える手段の簡単な実現である。
【００１０】 入力データセットが第１のプロセッサからいつ供給され、いつ出力データセッ
トが第２のプロセッサからいつ要求されるかをメモリシステムが知る方法はさら
にいくつかある。１つの解決方法としては、先に述べた２つのカウンタが、クロ
ック信号のクロックパルスに応答して、１単位アップまたはダウンカウントする
というものである。これは、入力データおよび出力データは、クロック信号が定
める固定レートで受信されるあるいは供給されることを意味する。
トが第２のプロセッサからいつ要求されるかをメモリシステムが知る方法はさら
にいくつかある。１つの解決方法としては、先に述べた２つのカウンタが、クロ
ック信号のクロックパルスに応答して、１単位アップまたはダウンカウントする
というものである。これは、入力データおよび出力データは、クロック信号が定
める固定レートで受信されるあるいは供給されることを意味する。
【００１１】 請求項３にクレームされた本発明の他の実施例は、プロセッサからの読み取り
信号および書き込み信号を導入している。プロセッサは、新規の出力データを要
求したり、新規の入力データを与える際に、メモリシステムに読み取り信号また
は書き込み信号を送信する。これらの信号は、プロセッサに非同期にデータを送
受信させる。この実施例のデータ処理装置では、２つのプロセッサはそれぞれ固
有のスピードでメモリシステムにアクセスできる。これは、多種のプロセッサが
それぞれ固有の処理スピードを有しているときに、そして、この場合では、もし
それらが同一のレートでデータを受信したり与えたりできないときに、特に効果
的である。クロック信号に応答してデータが送信される解決法と比較して、請求
項３にクレームされた実施例は、より多くの柔軟性を持つという、重要な利点が
ある。
信号および書き込み信号を導入している。プロセッサは、新規の出力データを要
求したり、新規の入力データを与える際に、メモリシステムに読み取り信号また
は書き込み信号を送信する。これらの信号は、プロセッサに非同期にデータを送
受信させる。この実施例のデータ処理装置では、２つのプロセッサはそれぞれ固
有のスピードでメモリシステムにアクセスできる。これは、多種のプロセッサが
それぞれ固有の処理スピードを有しているときに、そして、この場合では、もし
それらが同一のレートでデータを受信したり与えたりできないときに、特に効果
的である。クロック信号に応答してデータが送信される解決法と比較して、請求
項３にクレームされた実施例は、より多くの柔軟性を持つという、重要な利点が
ある。
【００１２】 本発明はさらに、連続する入力データセットを受け取り、連続する出力データ
セットを与える複数のメモリ回路を備えるメモリシステムに関し、このメモリシ
ステムは入力データセットおよび出力データセットに対応づけられた制御コマン
ドによってプログラム可能な制御ユニットをさらに有し、この制御コマンドに基
づいて、入力データセットからのデータが受信されると、第１のメモリ回路が選
択されるとともに書き込みアドレスが第１のメモリ回路内に生成され、一方、出
力データセットからのデータが与えられると、第２のメモリ回路が選択されると
ともに読み取りアドレスが第２のメモリ回路内に生成される。本発明は、より広
く、クレームされたデータ処理装置を実行するためのデータ処理方法に関連して
いる。
セットを与える複数のメモリ回路を備えるメモリシステムに関し、このメモリシ
ステムは入力データセットおよび出力データセットに対応づけられた制御コマン
ドによってプログラム可能な制御ユニットをさらに有し、この制御コマンドに基
づいて、入力データセットからのデータが受信されると、第１のメモリ回路が選
択されるとともに書き込みアドレスが第１のメモリ回路内に生成され、一方、出
力データセットからのデータが与えられると、第２のメモリ回路が選択されると
ともに読み取りアドレスが第２のメモリ回路内に生成される。本発明は、より広
く、クレームされたデータ処理装置を実行するためのデータ処理方法に関連して
いる。
【００１３】 本発明の具体的な特徴が、以下に記載される実施の形態に関連して説明され、
添付の図面を参照して検討される。
添付の図面を参照して検討される。
【００１４】 本発明によるデータ処理装置１が図１に示されている。このデータ処理装置１
は、メモリシステム２，メモリシステム２に連続する入力データセットを与える
第１のプロセッサＰＲＯＣ１、およびメモリシステム２から連続する出力データ
セットを受け取るための第２のプロセッサＰＲＯＣ２を備えている。ＰＲＯＣ１
は、クロスバー６とメモリシステム２の入力ポート３を介してデータＤｉを与え
る。ＰＲＯＣ２は、クロスバー５とメモリシステム２の出力ポート４を介してデ
ータＤｏを受け取る。メモリシステム２は、メモリ制御ユニットＭＣＵおよびメ
モリブロックＭＢを有する。メモリブロックＭＢ内にはデータが物理的に格納さ
れているが、このメモリブロックＭＢは、任意の数（この場合は５）の独立した
メモリ回路ＭＥＭ１、ＭＥＭ２、ＭＥＭ３、ＭＥＭ４およびＭＥＭ５を有してい
る。これらのメモリ回路は、本発明の好適な実施例では、例えば、ワード長１０
ビット、２５６ワードのＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）である。データＤｉをこれらのメモリ回路に書き込まなければ
ならないとき、それぞれのメモリ回路ＭＥＭ１・・・ＭＥＭ５はそれぞれの入力
ポートＩ１、Ｉ２、Ｉ３、Ｉ４またはＩ５を介してアクセス可能であり、Ｄｏを
読み出す必要があるときには、それぞれのメモリ回路ＭＥＭ１・・・ＭＥＭ５は
それぞれの出力ポートＯ１、Ｏ２、Ｏ３、Ｏ４またはＯ５を介してアクセス可能
である。
は、メモリシステム２，メモリシステム２に連続する入力データセットを与える
第１のプロセッサＰＲＯＣ１、およびメモリシステム２から連続する出力データ
セットを受け取るための第２のプロセッサＰＲＯＣ２を備えている。ＰＲＯＣ１
は、クロスバー６とメモリシステム２の入力ポート３を介してデータＤｉを与え
る。ＰＲＯＣ２は、クロスバー５とメモリシステム２の出力ポート４を介してデ
ータＤｏを受け取る。メモリシステム２は、メモリ制御ユニットＭＣＵおよびメ
モリブロックＭＢを有する。メモリブロックＭＢ内にはデータが物理的に格納さ
れているが、このメモリブロックＭＢは、任意の数（この場合は５）の独立した
メモリ回路ＭＥＭ１、ＭＥＭ２、ＭＥＭ３、ＭＥＭ４およびＭＥＭ５を有してい
る。これらのメモリ回路は、本発明の好適な実施例では、例えば、ワード長１０
ビット、２５６ワードのＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）である。データＤｉをこれらのメモリ回路に書き込まなければ
ならないとき、それぞれのメモリ回路ＭＥＭ１・・・ＭＥＭ５はそれぞれの入力
ポートＩ１、Ｉ２、Ｉ３、Ｉ４またはＩ５を介してアクセス可能であり、Ｄｏを
読み出す必要があるときには、それぞれのメモリ回路ＭＥＭ１・・・ＭＥＭ５は
それぞれの出力ポートＯ１、Ｏ２、Ｏ３、Ｏ４またはＯ５を介してアクセス可能
である。
【００１５】 データ処理装置１はマスタコントローラＭＣＰを更に備え、このマスタコント
ローラＭＣＰは、コントロールバスＣＢを介して制御コマンドＣＣを制御ユニッ
トＭＣＵに送信する。これらの制御コマンドＣＣはＰＲＯＣ１から受信される入
力データセットに対応づけられており、メモリブロックＭＢに書き込まれる。さ
らに、これらの制御コマンドはＰＲＯＣ２に要求される出力データにも対応づけ
られており、メモリブロックＭＢからフェッチされる。コマンドＣＣは、入力デ
ータセットおよび出力データセットがＰＲＯＣ１およびＰＲＯＣ２によってそれ
ぞれ処理される前に制御ユニットＭＣＵに送信される。コマンドＣＣは制御ユニ
ットＭＣＵのセットアップを行う。メモリシステム２の制御ユニットＭＣＵの主
な機能は、メモリブロックＭＢ内へのデータの格納を管理することである。これ
らの制御コマンドに応答して、ユニットＭＣＵは、メモリブロックＭＢに送られ
、ＭＢからのデータＤｏをどこにフェッチするか、あるいはＭＢ内のどこにデー
タＤｉを置くかを示すコマンドセットＣＯＭを生成することができる。このよう
に、データＤｉが書き込み用にＰＲＯＣ１からポート３に与えられると、ＭＣＵ
はまず、対応する入力ポートＩ１、Ｉ２、Ｉ３、Ｉ４またはＩ５を活性化するこ
とによりメモリ回路ＭＥＭ１、ＭＥＭ２、ＭＥＭ３、ＭＥＭ４またはＭＥＭ５の
どれにデータＤｉが書き込まれるべきかを示す、セットＣＯＭをメモリシステム
２に送信する。このセットＣＯＭは、選択されたメモリ回路のどこにデータが書
き込まれるべきかの書き込みアドレスをさらに有している。同様に、出力ポート
４においてＰＲＯＣ２からデータＤｏが要求されると、ＭＣＵは、どのメモリ回
路ＭＥＭが選択されたかをメモリブロックＭＢに示すとともにこのメモリ回路内
でどこから要求されたデータがフェッチされるのかの、読み取りアドレスを有す
るセットＣＯＭを送信する。
ローラＭＣＰは、コントロールバスＣＢを介して制御コマンドＣＣを制御ユニッ
トＭＣＵに送信する。これらの制御コマンドＣＣはＰＲＯＣ１から受信される入
力データセットに対応づけられており、メモリブロックＭＢに書き込まれる。さ
らに、これらの制御コマンドはＰＲＯＣ２に要求される出力データにも対応づけ
られており、メモリブロックＭＢからフェッチされる。コマンドＣＣは、入力デ
ータセットおよび出力データセットがＰＲＯＣ１およびＰＲＯＣ２によってそれ
ぞれ処理される前に制御ユニットＭＣＵに送信される。コマンドＣＣは制御ユニ
ットＭＣＵのセットアップを行う。メモリシステム２の制御ユニットＭＣＵの主
な機能は、メモリブロックＭＢ内へのデータの格納を管理することである。これ
らの制御コマンドに応答して、ユニットＭＣＵは、メモリブロックＭＢに送られ
、ＭＢからのデータＤｏをどこにフェッチするか、あるいはＭＢ内のどこにデー
タＤｉを置くかを示すコマンドセットＣＯＭを生成することができる。このよう
に、データＤｉが書き込み用にＰＲＯＣ１からポート３に与えられると、ＭＣＵ
はまず、対応する入力ポートＩ１、Ｉ２、Ｉ３、Ｉ４またはＩ５を活性化するこ
とによりメモリ回路ＭＥＭ１、ＭＥＭ２、ＭＥＭ３、ＭＥＭ４またはＭＥＭ５の
どれにデータＤｉが書き込まれるべきかを示す、セットＣＯＭをメモリシステム
２に送信する。このセットＣＯＭは、選択されたメモリ回路のどこにデータが書
き込まれるべきかの書き込みアドレスをさらに有している。同様に、出力ポート
４においてＰＲＯＣ２からデータＤｏが要求されると、ＭＣＵは、どのメモリ回
路ＭＥＭが選択されたかをメモリブロックＭＢに示すとともにこのメモリ回路内
でどこから要求されたデータがフェッチされるのかの、読み取りアドレスを有す
るセットＣＯＭを送信する。
【００１６】 同一のメモリ回路内では書き込み動作と読み取り動作は同時に行うことができ
ない点に注目されたい。実際、読み取りおよび書き込みが同時に要求されるデー
タを破損しないために、これら２つの動作は同時には認められないことになって
いる。同時に発生する読み取りおよび書き込みのために同一のメモリ回路が選択
されると、読み取り動作は不活性化され、書き込み動作は通常通り行われる。同
時に発生する読み取り動作および書き込み動作は、２つの異なるメモリ回路での
み実行可能である。結果として、本発明によるデータ処理装置ではアクセスのコ
ンフリクトは解決されている。この後の段落では、起こりうるアクセスのコンフ
リクトがどのように検出され、回避されるかが詳細に記載される。
ない点に注目されたい。実際、読み取りおよび書き込みが同時に要求されるデー
タを破損しないために、これら２つの動作は同時には認められないことになって
いる。同時に発生する読み取りおよび書き込みのために同一のメモリ回路が選択
されると、読み取り動作は不活性化され、書き込み動作は通常通り行われる。同
時に発生する読み取り動作および書き込み動作は、２つの異なるメモリ回路での
み実行可能である。結果として、本発明によるデータ処理装置ではアクセスのコ
ンフリクトは解決されている。この後の段落では、起こりうるアクセスのコンフ
リクトがどのように検出され、回避されるかが詳細に記載される。
【００１７】 メモリブロックはいくつかのプロセッサに関連して使用することができる。し
かし、２つのプロセッサが書き込みのために同時にメモリシステム２にアクセス
することはできない。ところが、いくつかのユニットが４を介して同じデータセ
ットを読み出すために同時にメモリブロックＭＢにアクセスすることは可能であ
る。ここに記載されるメモリブロックは、しばしば処理チェーン内の２つのプロ
セッサ間のバッファメモリとして使用される。 本発明の好適な実施例では、図
２に示される制御ユニットＭＣＵは、４つの信号、ＭＳ、Ｒ／Ｗ、ＡＤ Ｗおよ
びＡＤ Ｒから成るコマンドセットＣＯＭを送信する。さらに、この実施例では
、制御ユニットＭＣＵは、データが読み取りまたは書き込みされるときに、制御
コマンドＣＣによるセットアップ後にメモリバンクＭＢに信号ＭＳを送信するコ
ントローラＣＴＲＬを備える。この信号ＭＳは、メモリ回路ＭＥＭ１、ＭＥＭ２
、ＭＥＭ３、ＭＥＭ４またはＭＥＭ５の選択を許可する。コントローラＣＴＲＬ
は、さらに、メモリ回路が読み取り用に選択されたのか、書き込み用に選択され
たのかに応じて、選択されたメモリ回路が読み取り用に選択されたのか、書き込
み用に選択されたのかを示し、その入力ポートＩ１、・・・、Ｉ５またはその出
力ポートＯ１、・・・、Ｏ５を活性化させる、Ｒ／Ｗ信号をメモリブロックＭＢ
に供給する。この信号は、例えば、選択されたメモリ回路が書き込み用に要求さ
れているときは１であり、読み取り用に要求されているときは０である。
かし、２つのプロセッサが書き込みのために同時にメモリシステム２にアクセス
することはできない。ところが、いくつかのユニットが４を介して同じデータセ
ットを読み出すために同時にメモリブロックＭＢにアクセスすることは可能であ
る。ここに記載されるメモリブロックは、しばしば処理チェーン内の２つのプロ
セッサ間のバッファメモリとして使用される。 本発明の好適な実施例では、図
２に示される制御ユニットＭＣＵは、４つの信号、ＭＳ、Ｒ／Ｗ、ＡＤ Ｗおよ
びＡＤ Ｒから成るコマンドセットＣＯＭを送信する。さらに、この実施例では
、制御ユニットＭＣＵは、データが読み取りまたは書き込みされるときに、制御
コマンドＣＣによるセットアップ後にメモリバンクＭＢに信号ＭＳを送信するコ
ントローラＣＴＲＬを備える。この信号ＭＳは、メモリ回路ＭＥＭ１、ＭＥＭ２
、ＭＥＭ３、ＭＥＭ４またはＭＥＭ５の選択を許可する。コントローラＣＴＲＬ
は、さらに、メモリ回路が読み取り用に選択されたのか、書き込み用に選択され
たのかに応じて、選択されたメモリ回路が読み取り用に選択されたのか、書き込
み用に選択されたのかを示し、その入力ポートＩ１、・・・、Ｉ５またはその出
力ポートＯ１、・・・、Ｏ５を活性化させる、Ｒ／Ｗ信号をメモリブロックＭＢ
に供給する。この信号は、例えば、選択されたメモリ回路が書き込み用に要求さ
れているときは１であり、読み取り用に要求されているときは０である。
【００１８】 メモリ制御ユニットＭＣＵは外部からロード可能な内部カウンタＣＮＴ Ｒお
よびＣＮＴ Ｗを更に有している。カウンタＣＮＴ Ｗの値は、制御ユニットＭ
ＣＵの書き込み入力ポート７を介して受信され、コントローラＣＴＲＬによって
選択されたメモリ回路に書き込まれるべきデータＤｉの読み取りアドレスである
信号ＡＤ Ｗを供給する信号ＮＸＴ Ｗに応答して修正される。このように、プ
ロセッサＰＲＯＣ１がデータＤｉを供給する際には、信号ＮＸＴ Ｗをもクロス
バー６および書き込み入力ポート７を介して送信する。データＤｉはコントロー
ラＣＴＲＬに選択されたメモリ回路内のＡＤ Ｗで示される場所に書き込まれる
。次にカウンタＣＮＴ ＷがＮＸＴ Ｗ に応答してインクリメントされ、ＰＲ
ＯＣ１に次に供給されるデータＤｉのために次に利用できる場所を示す新しいア
ドレスＡＤ Ｗを供給できる状態になる。このように、信号ＮＸＴ ＷはＤｉの
データが継続して非同期に書き込まれるよう選択されたメモリ回路内のアドレス
をインクリメントするようにする。本発明のこの実施例では、カウンタＣＮＴ Ｗは、選択されたメモリ回路内にデータが書き込まれた後インクリメントされる
。ＣＮＴ Ｗは、データが書き込まれる前にＮＸＴ Ｗに応答してデクリメント
をなされてもよい。
よびＣＮＴ Ｗを更に有している。カウンタＣＮＴ Ｗの値は、制御ユニットＭ
ＣＵの書き込み入力ポート７を介して受信され、コントローラＣＴＲＬによって
選択されたメモリ回路に書き込まれるべきデータＤｉの読み取りアドレスである
信号ＡＤ Ｗを供給する信号ＮＸＴ Ｗに応答して修正される。このように、プ
ロセッサＰＲＯＣ１がデータＤｉを供給する際には、信号ＮＸＴ Ｗをもクロス
バー６および書き込み入力ポート７を介して送信する。データＤｉはコントロー
ラＣＴＲＬに選択されたメモリ回路内のＡＤ Ｗで示される場所に書き込まれる
。次にカウンタＣＮＴ ＷがＮＸＴ Ｗ に応答してインクリメントされ、ＰＲ
ＯＣ１に次に供給されるデータＤｉのために次に利用できる場所を示す新しいア
ドレスＡＤ Ｗを供給できる状態になる。このように、信号ＮＸＴ ＷはＤｉの
データが継続して非同期に書き込まれるよう選択されたメモリ回路内のアドレス
をインクリメントするようにする。本発明のこの実施例では、カウンタＣＮＴ Ｗは、選択されたメモリ回路内にデータが書き込まれた後インクリメントされる
。ＣＮＴ Ｗは、データが書き込まれる前にＮＸＴ Ｗに応答してデクリメント
をなされてもよい。
【００１９】 同様に、ＰＲＯＣ２がメモリブロックＭＢからの新しいデータＤｏを要求する
とき、ＰＲＯＣ２は、クロスバー５と制御ユニットＭＣＵの読み取り入力ポート
８を介して信号ＮＸＴ ＲをカウンタＣＮＴ Ｒへ送る。信号ＮＸＴ Ｒに応答
して、カウンタＣＮＴ Ｒはインクリメントし、ＭＢに読み取りアドレスＡＤ Ｒを供給する。このアドレスＡＤ Ｒは、コントローラＣＴＲＬによって読み取
られるべく選択されたメモリ回路内の、ＰＲＯＣ２によって要求されたデータＤ
ｏのアドレスである。カウンタＣＮＴ Ｒは、データが選択されたメモリ回路か
ら取り出される前にインクリメントされる。本発明の実施例では、信号ＮＸＴ ＷおよびＮＸＴ Ｒは、それぞれのカウンタのクロック入力に供給され、故に、
それぞれカウンタＣＮＴ ＷとＣＮＴ Ｒの非同期クロックとして機能する。こ
の好適な実施例の主な効果は、データ処理装置１の非同期的動作であり、これに
よりメモリシステムに異なる処理スピードのプロセッサがアクセスできるように
する。本発明の可能性のある具現例（インプリメンテーション）では、２つのカ
ウンタがクロック信号に接続され、例えば、クロック信号の各立ち上がり時に読
み取りアドレスおよび書き込みアドレスを供給する。このインプリメンテーショ
ンでは、一定の周波数のクロックでデータを受け取ったり供給したりする必要の
あるプロセッサは同期的に動作することが要求される。
とき、ＰＲＯＣ２は、クロスバー５と制御ユニットＭＣＵの読み取り入力ポート
８を介して信号ＮＸＴ ＲをカウンタＣＮＴ Ｒへ送る。信号ＮＸＴ Ｒに応答
して、カウンタＣＮＴ Ｒはインクリメントし、ＭＢに読み取りアドレスＡＤ Ｒを供給する。このアドレスＡＤ Ｒは、コントローラＣＴＲＬによって読み取
られるべく選択されたメモリ回路内の、ＰＲＯＣ２によって要求されたデータＤ
ｏのアドレスである。カウンタＣＮＴ Ｒは、データが選択されたメモリ回路か
ら取り出される前にインクリメントされる。本発明の実施例では、信号ＮＸＴ ＷおよびＮＸＴ Ｒは、それぞれのカウンタのクロック入力に供給され、故に、
それぞれカウンタＣＮＴ ＷとＣＮＴ Ｒの非同期クロックとして機能する。こ
の好適な実施例の主な効果は、データ処理装置１の非同期的動作であり、これに
よりメモリシステムに異なる処理スピードのプロセッサがアクセスできるように
する。本発明の可能性のある具現例（インプリメンテーション）では、２つのカ
ウンタがクロック信号に接続され、例えば、クロック信号の各立ち上がり時に読
み取りアドレスおよび書き込みアドレスを供給する。このインプリメンテーショ
ンでは、一定の周波数のクロックでデータを受け取ったり供給したりする必要の
あるプロセッサは同期的に動作することが要求される。
【００２０】 本発明の改良された実施例が図３に示されている。図３は図２の２つのカウン
タＣＮＴ ＷおよびＣＮＴ Ｒを備えるメモリ制御ユニットＭＣＵを示している
。本発明の、この改良した実施例では、図２に記載されたコントローラＣＴＲＬ
は２つの内部型独立コントローラＣＴＲＬ ＷおよびＣＴＲＬ Ｒと、メモリシ
ステム２内で起こりうるアクセスコンフリクトを検出して解決する独立ユニット
ＣＯＭＰを有する。制御ユニットＭＣＵは、４つのレジスタＲＥＧ１、ＲＥＧ２
、ＲＥＧ３およびＲＥＧ４を有する。これらのレジスタは、マスタコントローラ
ＭＣＰから制御コマンドのセットＣＣを受け取る。このセットＣＣは、この場合
、４つの主制御ワード、Ｓｔｒｔ Ｗ、ＭＣ Ｗ、ＭＣ ＲおよびＳｔｒｔ Ｒ
から形成されている。コマンドＭＣ ＷとＭＣ Ｒは、マスタコントローラＭＣ
ＰからコントロールバスＣＢ上に送信されるロード信号ｌｄ ｃｏｎｆに応答し
てそれぞれＲＥＧ２とＲＥＧ３とに格納される。Ｓｔｒｔ ＷとＳｔｒｔ Ｒは
、各コントローラＣＴＲＬ ＷおよびＣＴＲＬ Ｒからのｌｄ信号に応答して、
それぞれＲＥＧ１およびＲＥＧ４にロードされる。ＲＥＧ１の内容は接続ライン
１０経由でカウンタＣＮＴ Ｗに送信される。ＲＥＧ２の内容は接続ライン１１
経由でコントローラＣＴＲＬ Ｗに送信される。ＲＥＧ３の内容は接続ライン１
２経由でコントローラＣＮＴＬ Ｒに送信される。ＲＥＧ４の内容は接続ライン
１３経由でカウンタＣＮＴ Ｒに送信される。この、コントロールバスＣＢ上を
送信されるｌｄ ｃｏｎｆ信号は、メモリ制御ユニットＭＣＵのセットアップを
活性化する。この信号ｌｄ ｃｏｎｆに応答して、レジスタＲＥＧ２およびＲＥ
Ｇ３の内容は、コントロールバスＣＢ上で受信される新しい制御コマンドＣＣに
よってアップデートされる。
タＣＮＴ ＷおよびＣＮＴ Ｒを備えるメモリ制御ユニットＭＣＵを示している
。本発明の、この改良した実施例では、図２に記載されたコントローラＣＴＲＬ
は２つの内部型独立コントローラＣＴＲＬ ＷおよびＣＴＲＬ Ｒと、メモリシ
ステム２内で起こりうるアクセスコンフリクトを検出して解決する独立ユニット
ＣＯＭＰを有する。制御ユニットＭＣＵは、４つのレジスタＲＥＧ１、ＲＥＧ２
、ＲＥＧ３およびＲＥＧ４を有する。これらのレジスタは、マスタコントローラ
ＭＣＰから制御コマンドのセットＣＣを受け取る。このセットＣＣは、この場合
、４つの主制御ワード、Ｓｔｒｔ Ｗ、ＭＣ Ｗ、ＭＣ ＲおよびＳｔｒｔ Ｒ
から形成されている。コマンドＭＣ ＷとＭＣ Ｒは、マスタコントローラＭＣ
ＰからコントロールバスＣＢ上に送信されるロード信号ｌｄ ｃｏｎｆに応答し
てそれぞれＲＥＧ２とＲＥＧ３とに格納される。Ｓｔｒｔ ＷとＳｔｒｔ Ｒは
、各コントローラＣＴＲＬ ＷおよびＣＴＲＬ Ｒからのｌｄ信号に応答して、
それぞれＲＥＧ１およびＲＥＧ４にロードされる。ＲＥＧ１の内容は接続ライン
１０経由でカウンタＣＮＴ Ｗに送信される。ＲＥＧ２の内容は接続ライン１１
経由でコントローラＣＴＲＬ Ｗに送信される。ＲＥＧ３の内容は接続ライン１
２経由でコントローラＣＮＴＬ Ｒに送信される。ＲＥＧ４の内容は接続ライン
１３経由でカウンタＣＮＴ Ｒに送信される。この、コントロールバスＣＢ上を
送信されるｌｄ ｃｏｎｆ信号は、メモリ制御ユニットＭＣＵのセットアップを
活性化する。この信号ｌｄ ｃｏｎｆに応答して、レジスタＲＥＧ２およびＲＥ
Ｇ３の内容は、コントロールバスＣＢ上で受信される新しい制御コマンドＣＣに
よってアップデートされる。
【００２１】 図３に示されるメモリブロックは対称的であって、上部が書き込み機能に関し
、対称的な下部が読み取り機能に関するように考慮されている。以下の記載は主
に書き込み機能に関するメモリブロックの構成要素に焦点をあてているが、これ
らの構成要素について述べられていることは、読み取り機能に関する対称的な構
成要素にも当てはまるものである。 Ｓｔｒｔ Ｗ、ＭＣ Ｗ、ＭＣ Ｒおよび
Ｓｔｒｔ Ｒは、ビットが以下に述べる意味を持つ、８ビットワードである。信
号ＭＣ ＲおよびＭＣ Ｗは、それぞれ読み取り処理サイクルの読み取りパター
ンと、書き込み処理サイクルの書き込みパターンを定義する。処理サイクルは、
セットアップ段階でコントローラＣＴＲＬ ＷおよびＣＴＲＬ Ｒにロードされ
る新しい制御コマンドＣＣのセットにより開始される。図４に示す、８ビットワ
ードＭＣ Ｗの各ビットの正確な意味は以下の通りである。
、対称的な下部が読み取り機能に関するように考慮されている。以下の記載は主
に書き込み機能に関するメモリブロックの構成要素に焦点をあてているが、これ
らの構成要素について述べられていることは、読み取り機能に関する対称的な構
成要素にも当てはまるものである。 Ｓｔｒｔ Ｗ、ＭＣ Ｗ、ＭＣ Ｒおよび
Ｓｔｒｔ Ｒは、ビットが以下に述べる意味を持つ、８ビットワードである。信
号ＭＣ ＲおよびＭＣ Ｗは、それぞれ読み取り処理サイクルの読み取りパター
ンと、書き込み処理サイクルの書き込みパターンを定義する。処理サイクルは、
セットアップ段階でコントローラＣＴＲＬ ＷおよびＣＴＲＬ Ｒにロードされ
る新しい制御コマンドＣＣのセットにより開始される。図４に示す、８ビットワ
ードＭＣ Ｗの各ビットの正確な意味は以下の通りである。
【００２２】 最下位のビット、ＭＣ Ｗ［０］は、書き込み動作が可能かどうかを示す。こ
のビットが“１”に設定されているとき、書き込み動作は可能である。このビッ
トが“０”に設定されているとき、書き込み動作は不活性にされており、カウン
タＣＮＴ Ｗはインクリメントされず、ＭＣ Ｗの他のビットは無視される。
のビットが“１”に設定されているとき、書き込み動作は可能である。このビッ
トが“０”に設定されているとき、書き込み動作は不活性にされており、カウン
タＣＮＴ Ｗはインクリメントされず、ＭＣ Ｗの他のビットは無視される。
【００２３】 ＭＣ Ｗ［１］およびＭＣ Ｗ［２］は、４つの可能なパターンから書き込み
動作パターンを選択する。表１は、コントローラＣＴＲＬ Ｗ内に格納されてい
る、書き込み動作のパターンを示すコードの定義である。
動作パターンを選択する。表１は、コントローラＣＴＲＬ Ｗ内に格納されてい
る、書き込み動作のパターンを示すコードの定義である。
【００２４】
【表１】 ＭＣ Ｗ［３］、ＭＣ Ｗ［４］およびＭＣ Ｗ［５］は、書き込みサイクル
中に書き込みをスタートするメモリ回路番号（ナンバー）の値を示す。本発明の
この実施例では、メモリブロックＭＢは５つの独立したメモリ回路を有しており
、１から５のメモリ回路のナンバーは、この場合、３ビットに２進エンコードさ
れる。
中に書き込みをスタートするメモリ回路番号（ナンバー）の値を示す。本発明の
この実施例では、メモリブロックＭＢは５つの独立したメモリ回路を有しており
、１から５のメモリ回路のナンバーは、この場合、３ビットに２進エンコードさ
れる。
【００２５】 ＭＣ Ｗ［６］は使用されない。
【００２６】 最上位ビット、ＭＣ Ｗ［７］は、書き込みサイクル中、メモリ回路ナンバー
を変更する必要性を示している。このビットが“０”にセットされているとき、
メモリ回路ナンバーは８ビットアドレスカウンタＣＮＴ Ｗがメモリ回路のはじ
めから終わりまで進むときに自動的にインクリメントされる。メモリ回路ナンバ
ーが最大値、この場合は５，であれば、ＭＣ Ｗ［３］、ＭＣ Ｗ［４］、ＭＣ Ｗ［５］でコード化されるメモリ回路ナンバーは１にセットされる。コントロ
ーラＣＴＲＬ Ｗは接続ライン１４経由でＣＮＴ Ｗの現在の値をチェックする
ためにアクセスすることができる。このビットが“１”にセットされているとき
、ＭＣ Ｗ［３］、ＭＣ Ｗ［４］、ＭＣ Ｗ［５］でコード化されるメモリ回
路ナンバーは、書き込みサイクル中、変更されない。
を変更する必要性を示している。このビットが“０”にセットされているとき、
メモリ回路ナンバーは８ビットアドレスカウンタＣＮＴ Ｗがメモリ回路のはじ
めから終わりまで進むときに自動的にインクリメントされる。メモリ回路ナンバ
ーが最大値、この場合は５，であれば、ＭＣ Ｗ［３］、ＭＣ Ｗ［４］、ＭＣ Ｗ［５］でコード化されるメモリ回路ナンバーは１にセットされる。コントロ
ーラＣＴＲＬ Ｗは接続ライン１４経由でＣＮＴ Ｗの現在の値をチェックする
ためにアクセスすることができる。このビットが“１”にセットされているとき
、ＭＣ Ｗ［３］、ＭＣ Ｗ［４］、ＭＣ Ｗ［５］でコード化されるメモリ回
路ナンバーは、書き込みサイクル中、変更されない。
【００２７】 同様の記載が、８ビットワードＭＣ Ｒにもあてはまる。ＭＣ Ｒのビットは
、今度は、読み取り処理サイクルでＭＣ Ｗのビットと同じ意味を持つ。そうし
て、コントローラＣＮＴＬ Ｒは接続ライン１７経由でＣＮＴ Ｒの値をチェッ
クし、リセットして、カウンタＣＮＴ Ｒがコマンドｌｄに応答して新しい値を
ロードできるようにする。
、今度は、読み取り処理サイクルでＭＣ Ｗのビットと同じ意味を持つ。そうし
て、コントローラＣＮＴＬ Ｒは接続ライン１７経由でＣＮＴ Ｒの値をチェッ
クし、リセットして、カウンタＣＮＴ Ｒがコマンドｌｄに応答して新しい値を
ロードできるようにする。
【００２８】 読み取り動作のために選択されたメモリ回路が書き込み動作のために選択され
たメモリ回路と同一であった場合、アクセスのコンフリクトが起こりうる。すな
わち、ＭＣ Ｗ［３］＝ＭＣ Ｒ［３］＝ＭＣ Ｗ［３］、ＭＣ Ｗ［４］＝Ｍ
Ｃ Ｒ［４］、ＭＣ Ｗ［５］＝ＭＣ Ｒ［５］であった場合である。加えて、
書き込み動作と読み取り動作がどちらもイネーブルであるとき、すなわちＭＣ Ｗ［０］＝１であって、ＭＣ Ｒ［０］＝１であるとき、コンフリクトは現実の
ものとなる。ユニットＣＯＭＰは、１５上を送信されたビットＭＣ Ｗ［０］、
ＭＣ Ｗ［３］、ＭＣ Ｗ［４］およびＭＣ Ｗ［５］をＣＴＲＬ Ｗから受け
取り、また１６上を送信されたビットＭＣ Ｒ［０］、ＭＣ Ｒ［３］、ＭＣ Ｒ［４］およびＭＣ Ｒ［５］をＣＴＲＬ Ｒから受け取る。ユニットＣＯＭＰ
は、ビット毎に受け取ったビットを比較し、現実に起きたメモリアクセスコンフ
リクト（書き込みおよび読み取りのためのメモリ回路ナンバーが一致し、読み取
り動作および書き込み動作がどちらもイネーブルである）を検出した際に、１６
を介して、読み取り動作がイネーブルであるかを告げるビットＭＣ Ｒ［０］が
ＣＮＴＬ Ｒによって０と確実に読まれるようにする。実のところ、ユニットＣ
ＯＭＰは実際にＭＣ Ｒ［０］を変更するわけではなく、ＭＣ Ｒ［０］は１の
ままであるが、ＣＮＴＬ Ｒによって０と確実に読まれるようにするのである。
新しいセットアップ段階で読み取り動作および書き込み動作のどちらか一方がデ
ィスエーブルになるか、あるいは、読み取りまたは書き込みのためにアクセスさ
れるべきメモリ回路のナンバーが新しいセットアップ中かまたは読み取り動作あ
るいは書き込み動作の過程で変更されるかのどちらかのために、コンフリクトは
ストップする。このような場合、ユニットＣＯＭＰは、さらなるコンフリクトを
検出せず、書き込み動作は通常どおりおこなわれる。
たメモリ回路と同一であった場合、アクセスのコンフリクトが起こりうる。すな
わち、ＭＣ Ｗ［３］＝ＭＣ Ｒ［３］＝ＭＣ Ｗ［３］、ＭＣ Ｗ［４］＝Ｍ
Ｃ Ｒ［４］、ＭＣ Ｗ［５］＝ＭＣ Ｒ［５］であった場合である。加えて、
書き込み動作と読み取り動作がどちらもイネーブルであるとき、すなわちＭＣ Ｗ［０］＝１であって、ＭＣ Ｒ［０］＝１であるとき、コンフリクトは現実の
ものとなる。ユニットＣＯＭＰは、１５上を送信されたビットＭＣ Ｗ［０］、
ＭＣ Ｗ［３］、ＭＣ Ｗ［４］およびＭＣ Ｗ［５］をＣＴＲＬ Ｗから受け
取り、また１６上を送信されたビットＭＣ Ｒ［０］、ＭＣ Ｒ［３］、ＭＣ Ｒ［４］およびＭＣ Ｒ［５］をＣＴＲＬ Ｒから受け取る。ユニットＣＯＭＰ
は、ビット毎に受け取ったビットを比較し、現実に起きたメモリアクセスコンフ
リクト（書き込みおよび読み取りのためのメモリ回路ナンバーが一致し、読み取
り動作および書き込み動作がどちらもイネーブルである）を検出した際に、１６
を介して、読み取り動作がイネーブルであるかを告げるビットＭＣ Ｒ［０］が
ＣＮＴＬ Ｒによって０と確実に読まれるようにする。実のところ、ユニットＣ
ＯＭＰは実際にＭＣ Ｒ［０］を変更するわけではなく、ＭＣ Ｒ［０］は１の
ままであるが、ＣＮＴＬ Ｒによって０と確実に読まれるようにするのである。
新しいセットアップ段階で読み取り動作および書き込み動作のどちらか一方がデ
ィスエーブルになるか、あるいは、読み取りまたは書き込みのためにアクセスさ
れるべきメモリ回路のナンバーが新しいセットアップ中かまたは読み取り動作あ
るいは書き込み動作の過程で変更されるかのどちらかのために、コンフリクトは
ストップする。このような場合、ユニットＣＯＭＰは、さらなるコンフリクトを
検出せず、書き込み動作は通常どおりおこなわれる。
【００２９】 データＤｉがメモリシステム２中に書き込む必要がある場合について検討する
。Ｄｉはポート３に供給され、同時にＣＴＲＬ ＷおよびＣＮＴ Ｗは、それぞ
れの信号、ＭＳ、Ｒ／ＷおよびＡＤ Ｗを送信する。ＭＳ信号は、例えば、選択
されるべきメモリ回路ナンバーを表す３つのコード化ビットである。この信号は
、デマルチプレクサＤＥＭＵＸに送られ、デマルチプレクサＤＥＭＵＸの出力は
、それぞれのメモリ回路ＭＥＭに接続されている。デマルチプレクサＤＥＭＵＸ
は、そのナンバーがＭＳにコード化されたメモリ回路に１を送信し、他のすべて
のメモリ回路に０を送信する。Ｒ／Ｗ信号は、すべてのメモリ回路に送信される
が、選択されたメモリ回路のみに考慮され、結果として、Ｄｉの書き込みのため
、メモリ回路の入力ポートが活性化となる。書き込みアドレスＡＤ Ｗは、同様
に、すべてのメモリ回路に送信されるが、ここでも、選択されたメモリ回路のみ
において考慮される。データは次に、メモリブロック内で、活性化された入力ポ
ートの方に送られ、さらに選択されたメモリ回路内の指示された位置に送られる
。
。Ｄｉはポート３に供給され、同時にＣＴＲＬ ＷおよびＣＮＴ Ｗは、それぞ
れの信号、ＭＳ、Ｒ／ＷおよびＡＤ Ｗを送信する。ＭＳ信号は、例えば、選択
されるべきメモリ回路ナンバーを表す３つのコード化ビットである。この信号は
、デマルチプレクサＤＥＭＵＸに送られ、デマルチプレクサＤＥＭＵＸの出力は
、それぞれのメモリ回路ＭＥＭに接続されている。デマルチプレクサＤＥＭＵＸ
は、そのナンバーがＭＳにコード化されたメモリ回路に１を送信し、他のすべて
のメモリ回路に０を送信する。Ｒ／Ｗ信号は、すべてのメモリ回路に送信される
が、選択されたメモリ回路のみに考慮され、結果として、Ｄｉの書き込みのため
、メモリ回路の入力ポートが活性化となる。書き込みアドレスＡＤ Ｗは、同様
に、すべてのメモリ回路に送信されるが、ここでも、選択されたメモリ回路のみ
において考慮される。データは次に、メモリブロック内で、活性化された入力ポ
ートの方に送られ、さらに選択されたメモリ回路内の指示された位置に送られる
。
【００３０】 本発明の改良された実施例では、メモリシステム２は、データの受信や供給の
用意ができているかどうかをプロセッサに示すために信号を送る。このことによ
り、メモリが空の時に読み出しのためにアクセスしたり、既にフルになっている
ときに書き込みのためにアクセスすることが防止される。
用意ができているかどうかをプロセッサに示すために信号を送る。このことによ
り、メモリが空の時に読み出しのためにアクセスしたり、既にフルになっている
ときに書き込みのためにアクセスすることが防止される。
【００３１】 図面およびその記載は、発明を限定するのではなく、説明するものである。添
付の請求項の範囲内でこれらに代わるべきものが多数存在するのは、明らかであ
ろう。この点に関して、以下の結びの言葉を述べる。
付の請求項の範囲内でこれらに代わるべきものが多数存在するのは、明らかであ
ろう。この点に関して、以下の結びの言葉を述べる。
【００３２】 様々なユニットに渡って、機能または機能的な要素を物理的に広げる方法は多
数ある。この点において、図面は単に概略だけのものであり、それぞれの図は本
発明の１つのなし得る実施例を表しているにすぎない。
数ある。この点において、図面は単に概略だけのものであり、それぞれの図は本
発明の１つのなし得る実施例を表しているにすぎない。
【図１】 本発明によるデータ処理装置の実施例のブロック図。
【図２】 本発明によるデータ処理装置の好適な実施例のブロック図。
【図３】 様々な構成要素間の内部的な接続関係を示す、メモリシステムのブロック図。
【図４】 ８−ビットワードＭＣ Ｗを示す図。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，Ｋ Ｒ Ｆターム(参考） 5B060 AB07 AB22 AC19 KA02 KA05 MB05 5B077 BA01 DD07 DD14 【要約の続き】 うに、プロセッサがデータを要求したり、送ったりする 際にアドレスを供給する必要がなく、そのため、単純な データ処理装置が実現できる。
Claims (5)
- 【請求項１】 連続する入力データセットを供給する第１のプロセッサと、 連続する出力データセットを受信する第２のプロセッサと、 複数のメモリ回路から成り、前記連続する入力データセットを受信し、前記連
続する出力データを供給するメモリシステムと、 を備えるデータ処理装置であって、 前記データ処理装置は、入力データセットおよび出力データセットに対応づけ
られる制御コマンドによって前記メモリシステムをセットアップするマスタコン
トローラを更に備え、 前記メモリシステムは、前記入力データセットからのデータが前記第１のプロ
セッサから供給されると、前記制御コマンドに基づいて、第１のメモリ回路を選
択するとともに前記第１のメモリ回路内に書き込みアドレスを発生させ、前記出
力データセットからのデータが前記第２のプロセッサから要求されると、前記制
御コマンドに基づいて、第２のメモリ回路を選択するとともに前記第２のメモリ
回路内に読み取りアドレスを発生させる、制御ユニットを更に備える、 ことを特徴とする、データ処理装置。 - 【請求項２】 前記制御ユニットは、 前記入力データセットから受信されるデータに関連して値が変更され、前記第
１のメモリ回路内の前記データの書き込みアドレスを示す、書き込みカウンタと
、 前記出力データセットから供給されるデータに関連して値が変更され、前記第
２のメモリ回路内の前記データの読み取りアドレスを示す、読み取りカウンタと
、 を有することを特徴とする、請求項１に記載のデータ処理装置。 - 【請求項３】 前記制御ユニットは、前記第１のプロセッサから書き込みデータ信号を受信す
る書き込み入力ポートを有し、この書き込みデータ信号に応答して前記制御ユニ
ットは前記書き込みアドレスを発生し、前記制御ユニットは、前記第２のプロセ
ッサからの読み取りデータ信号を受信する読み取り入力ポートを更に有し、この
読み取りデータ信号に応答して前記制御ユニットは前記読み取りアドレスを発生
する、ことを特徴とする、請求項１に記載のデータ処理装置。 - 【請求項４】 連続する入力データセットを受信し、連続する出力データセットを与える、複
数のメモリ回路を備えるメモリシステムであって、 当該メモリシステムは入力データセットおよび出力データセットに対応づけら
れた制御コマンドによってプログラム可能な制御ユニットをさらに有し、これら
の制御コマンドに基づいて、前記入力データセットからのデータが受信されたと
き、第１のメモリ回路が選択され、前記第１のメモリ回路内に書き込みアドレス
が発生され、一方前記出力データセットからのデータが供給されたとき、第２の
メモリ回路が選択され、前記第２のメモリ回路内に読み取りアドレスが発生され
ることを特徴とする、メモリシステム。 - 【請求項５】 連続する入力データセットを供給する第１のプロセッサと、 連続する出力データセットを受信する第２のプロセッサと、 複数のメモリ回路を有し、前記連続する入力データセットを受信し、前記連続
する出力データを与えるメモリシステムと、 を備えるデータ処理装置内でデータを処理する方法であって、 入力データセットおよび出力データセットに関連して、 前記入力データセットおよび前記出力データセットに対応づけられる制御コマ
ンドによって前記メモリシステムがセットアップされる、構成ステップと、 実行ステップと、を有し、 前記実行ステップにおいては、前記制御コマンドに基づいて前記メモリシステ
ムが、 前記入力データセットに属するデータのために、第１のメモリ回路を選択
し、前記第１のメモリ回路内に書き込みアドレスを発生し、 前記出力データセットに属するデータのために、第２のメモリ回路を選択
し、前記第２のメモリ回路内に読み取りアドレスを発生する、 ことを特徴とする、データを処理する方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/282,325 US6349378B1 (en) | 1999-03-31 | 1999-03-31 | Data processing using various data processors |
| US09/282,325 | 1999-03-31 | ||
| US09/316,560 US6874013B2 (en) | 1999-05-24 | 1999-05-24 | Data processing arrangement and memory system |
| US09/316,560 | 1999-05-24 | ||
| PCT/EP2000/002079 WO2000060448A1 (en) | 1999-03-31 | 2000-03-09 | Data processing arrangement and memory system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002541543A true JP2002541543A (ja) | 2002-12-03 |
Family
ID=26961375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000609874A Withdrawn JP2002541543A (ja) | 1999-03-31 | 2000-03-09 | データ処理装置およびメモリシステム |
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