JPS61165170A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS61165170A JPS61165170A JP59267915A JP26791584A JPS61165170A JP S61165170 A JPS61165170 A JP S61165170A JP 59267915 A JP59267915 A JP 59267915A JP 26791584 A JP26791584 A JP 26791584A JP S61165170 A JPS61165170 A JP S61165170A
- Authority
- JP
- Japan
- Prior art keywords
- access
- address
- command
- bus
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（ＣＰＵ）と、チャネル制御装
置（Ｃ）ＩＰ）と、主記憶装置（ＭＳ）とが、１つのバ
スで接続されているデータ処理装置におけるバス制御方
式に関する。
置（Ｃ）ＩＰ）と、主記憶装置（ＭＳ）とが、１つのバ
スで接続されているデータ処理装置におけるバス制御方
式に関する。
最近の半導体技術の著しい進歩に伴って、論理回路の高
集積化が進み、例えばデータ処理装置の中央処理装置（
ＣＰＵ）等の１ボード化が促進されるようになってきた
。
集積化が進み、例えばデータ処理装置の中央処理装置（
ＣＰＵ）等の１ボード化が促進されるようになってきた
。
このような場合、該１ボード化の対象となる装置の入出
力インタフェース線は極力少ないこと。
力インタフェース線は極力少ないこと。
或いは該１ボード内に設けられる論理回路、例えばレジ
スタ類も、なるべく少ないこと等が、高集積化には必要
な条件となる。
スタ類も、なるべく少ないこと等が、高集積化には必要
な条件となる。
こうした事情から、１つのバス上に、複数個の中央処理
装置（ＣＰＵ）、チャネル制御装置（Ｃ！（Ｐ） 、主
記憶装置（ＭＳ）等が接続されるデータ処理装置におい
ては、各装置を相互に接続し、且つビット数も多い、該
バス線を有効に利用した制御方式が望まれる所以である
。
装置（ＣＰＵ）、チャネル制御装置（Ｃ！（Ｐ） 、主
記憶装置（ＭＳ）等が接続されるデータ処理装置におい
ては、各装置を相互に接続し、且つビット数も多い、該
バス線を有効に利用した制御方式が望まれる所以である
。
第３図は、従来方式による１バスシステムの構成例を示
したものであり、第４図は各装置を制御する為のコマン
ド形式の例を示した図である。
したものであり、第４図は各装置を制御する為のコマン
ド形式の例を示した図である。
第３図において、１は中央処理装置（以下、ｃｒ＋Ｕと
云う）、１１ はバッファメモリ （以下、ＢＳと云う
）、２は主記憶装置（以下、ＭＳと云う）、３はチャネ
ル制御装置（（ｊｌＰ）、 ４はバスで、例えば８パイ
トノハス幅を持っている。
云う）、１１ はバッファメモリ （以下、ＢＳと云う
）、２は主記憶装置（以下、ＭＳと云う）、３はチャネ
ル制御装置（（ｊｌＰ）、 ４はバスで、例えば８パイ
トノハス幅を持っている。
かかる方式のデータ処理装置において、例えばＣＰＵ
＃Ｑ １からＭＳ ２に対してメモリアクセスを行う場
合、一般には、コマンド送受信方式が取られている。即
ち、 第４図■で示す「メモリアクセス要求コマンド」を、バ
ス４に送出すると、該コマンドの要求先アドレスが指定
する装置、例えばＭＳ ２が該コマンドを受信した後、
該コマンドの指定する処理（例えば、メモリリード）を
行い、その応答を該コマンドの要求元アドレスが指定す
る装置、例えばＣＰＵ＃０１に対して、第４図■で示す
「メモリアクセス終了コマンド」と、データとを２つの
バスサイクルを用いてバス４に送出し、該応答コマンド
。
＃Ｑ １からＭＳ ２に対してメモリアクセスを行う場
合、一般には、コマンド送受信方式が取られている。即
ち、 第４図■で示す「メモリアクセス要求コマンド」を、バ
ス４に送出すると、該コマンドの要求先アドレスが指定
する装置、例えばＭＳ ２が該コマンドを受信した後、
該コマンドの指定する処理（例えば、メモリリード）を
行い、その応答を該コマンドの要求元アドレスが指定す
る装置、例えばＣＰＵ＃０１に対して、第４図■で示す
「メモリアクセス終了コマンド」と、データとを２つの
バスサイクルを用いてバス４に送出し、該応答コマンド
。
及びデータを、該応答コマンドの要求先アドレスが指定
する装置、例えばＣＰＵ ＃０１が受信することによっ
て、当該一連のメモリアクセス処理が終了するように動
作する。
する装置、例えばＣＰＵ ＃０１が受信することによっ
て、当該一連のメモリアクセス処理が終了するように動
作する。
このように、１パス方式においては、アクセスする相手
装置に割り当てられている、固有のアドレスを指定しぞ
制御する所に特徴がある。
装置に割り当てられている、固有のアドレスを指定しぞ
制御する所に特徴がある。
上記の従来方式においては、例えば、中央処理装置（Ｃ
ＰＵ）にバッファメモリＣＢＳ）を備えたデータ処理装
置において、ＣＰＵ ＃０１がメモリアクセスを行って
、ＢＳ １１に当該データブロックが存在していなかっ
た場合、ＭＳ ２に対して、「ムーブイン要求コマンド
」をバス４に送出して、ムーブイン要求を行うが、該ム
ーブインデータがＩｊＳ ２からＣＰＩＩ＃０１に転送
されてくる迄の間、該ムーブインデータをＢＳ １１に
格納する為のムーブイン開始アドレスを保持する為のレ
ジスタ（ＭＶＡ＋？） １２を設けておく必要があった
。
ＰＵ）にバッファメモリＣＢＳ）を備えたデータ処理装
置において、ＣＰＵ ＃０１がメモリアクセスを行って
、ＢＳ １１に当該データブロックが存在していなかっ
た場合、ＭＳ ２に対して、「ムーブイン要求コマンド
」をバス４に送出して、ムーブイン要求を行うが、該ム
ーブインデータがＩｊＳ ２からＣＰＩＩ＃０１に転送
されてくる迄の間、該ムーブインデータをＢＳ １１に
格納する為のムーブイン開始アドレスを保持する為のレ
ジスタ（ＭＶＡ＋？） １２を設けておく必要があった
。
又、ＣＰＩＪ ＃０１がＭＳ ２に対してストアアクセ
スを行った場合には、他のＣＰＵ ＃１１等に対して、
それぞれのＣＰＵ ＃ｉ １内のＢＳ １１に格納され
ている当該データブロックを無効化する為の「ＢＳ無効
化コマンド」を改めて送出する必要があり、該バス４に
接続されているｃｐｕの数が多い場合には、該ＢＳを無
効化する為に多くの時間がかかると云う問題があった。
スを行った場合には、他のＣＰＵ ＃１１等に対して、
それぞれのＣＰＵ ＃ｉ １内のＢＳ １１に格納され
ている当該データブロックを無効化する為の「ＢＳ無効
化コマンド」を改めて送出する必要があり、該バス４に
接続されているｃｐｕの数が多い場合には、該ＢＳを無
効化する為に多くの時間がかかると云う問題があった。
本発明は上記従来の欠点に鑑み、従来方式において、被
アクセス側装置からの「終了コマンド」に空きフィール
ドがあることに着目し、該「終了コマンド」に、アクセ
スされた装置の内部アドレス等を付加して、システムの
経済化、処理の高速化等を図る方法を提供することを目
的とするものである。
アクセス側装置からの「終了コマンド」に空きフィール
ドがあることに着目し、該「終了コマンド」に、アクセ
スされた装置の内部アドレス等を付加して、システムの
経済化、処理の高速化等を図る方法を提供することを目
的とするものである。
この目的は、少なくとも、中央処理袋Ｗ（ＣＰＵ）と、
チャネル制御装置（ＣＩ（Ｐ）と、主記憶装置（ＭＳ）
とが、１つのバスで接続されているデータ処理装置にお
いて、上記バス上でアクセス装置と、被アクセス装置と
の間で、「アクセスコマンド」、及び「終了コマンド」
を送受信することによって、データ処理を行う制御方式
において、該「アクセスコマンド」に対する、相手装置
からの「終了コマンド」に、当該アクセス装置がアクセ
スした装置のアドレス、又はその内部アドレスを付加す
る本発明のバス制御方式によって達成される。
チャネル制御装置（ＣＩ（Ｐ）と、主記憶装置（ＭＳ）
とが、１つのバスで接続されているデータ処理装置にお
いて、上記バス上でアクセス装置と、被アクセス装置と
の間で、「アクセスコマンド」、及び「終了コマンド」
を送受信することによって、データ処理を行う制御方式
において、該「アクセスコマンド」に対する、相手装置
からの「終了コマンド」に、当該アクセス装置がアクセ
スした装置のアドレス、又はその内部アドレスを付加す
る本発明のバス制御方式によって達成される。
即ち、本発明によれば、１ハス方式のデータ処理システ
ムにおいて、アクセス側の装置からの「アクセスコマン
ド」に対する応答として「終了コマンド」を返送するこ
とによってデータ処理を行うのに、上記「終了コマンド
」に被アクセス側装置のアドレス、又はその内部アドレ
ス等を付加するようにしたものであるので、■「アクセ
スコマンド」のアドレスと「終了コマンド」のアドレス
とを、アクセス側装置において照合することにより、当
該アクセス処理の正常性を確認でき、システムの信頼度
を向上させる他、■ＣＰＩＪ ７’ｌ＜ＢＳを備えてい
るシステムにおいては、該付加されたアドレスをメモリ
リード時のムーブインの開始アドレスとして使用するこ
とができ、ＣＰＵ内に該ムーブインアドレスを保持する
レジスタを削除できる為、ＣＰＵの高集積化を容易にす
る。■又、該アドレスをストアアクセス時の他のＣＰＵ
のＢＳに対する無効化処理に対する無効化アドレスとし
て使用することにより、ＢＳの無効化処理の高速化が図
れる等の効果がある。
ムにおいて、アクセス側の装置からの「アクセスコマン
ド」に対する応答として「終了コマンド」を返送するこ
とによってデータ処理を行うのに、上記「終了コマンド
」に被アクセス側装置のアドレス、又はその内部アドレ
ス等を付加するようにしたものであるので、■「アクセ
スコマンド」のアドレスと「終了コマンド」のアドレス
とを、アクセス側装置において照合することにより、当
該アクセス処理の正常性を確認でき、システムの信頼度
を向上させる他、■ＣＰＩＪ ７’ｌ＜ＢＳを備えてい
るシステムにおいては、該付加されたアドレスをメモリ
リード時のムーブインの開始アドレスとして使用するこ
とができ、ＣＰＵ内に該ムーブインアドレスを保持する
レジスタを削除できる為、ＣＰＵの高集積化を容易にす
る。■又、該アドレスをストアアクセス時の他のＣＰＵ
のＢＳに対する無効化処理に対する無効化アドレスとし
て使用することにより、ＢＳの無効化処理の高速化が図
れる等の効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明を実施する為に使用するコマンド形
式の一例を示した図であって、第３図、第４図と同じ符
号は同じ対象物を示している。
り、第２図は本発明を実施する為に使用するコマンド形
式の一例を示した図であって、第３図、第４図と同じ符
号は同じ対象物を示している。
以下、本発明の実施例を、各ＣＰＵ ＃ｉ １に備えら
れているＢＳ ｉｌｌに対するリード、ストアアクセス
等を例にして説明する。
れているＢＳ ｉｌｌに対するリード、ストアアクセス
等を例にして説明する。
＋１１ ＣＰＵ ＃０１からＢＳ １１にリードアク
セスを行って、該ＢＳ １１に当該データブロックが存
在しなかった場合、従来方式と同じようにして「ムーブ
インコマンド」をバス４に送出する。
セスを行って、該ＢＳ １１に当該データブロックが存
在しなかった場合、従来方式と同じようにして「ムーブ
インコマンド」をバス４に送出する。
該コマンドを受信した、ＭＳ ２は当該データブロック
を読み出して、ＣＰＵ ＃０１にムーブインを行うに先
立ち、「ムーブイン終了コマンド」を、続いて該ムーブ
インデータを、バスサイクル毎にＣＰＵ１０１に返送す
る。
を読み出して、ＣＰＵ ＃０１にムーブインを行うに先
立ち、「ムーブイン終了コマンド」を、続いて該ムーブ
インデータを、バスサイクル毎にＣＰＵ１０１に返送す
る。
この場合、本発明においては、第２図■で示したように
、該「ムーブイン終了コマンド」に、ムーブイン開始ア
ドレスが付加されて返送されるので、ＣＰＬＩ １１０
１においては、該ムーブインアドレスを、当該ムーブイ
ン動作の開始アドレスとして使用でき、従来方式で必要
であった、該ムーブイン開始アドレスを保持するレジス
タ（ＭＶＩＩＲ＞を削除することができる。
、該「ムーブイン終了コマンド」に、ムーブイン開始ア
ドレスが付加されて返送されるので、ＣＰＬＩ １１０
１においては、該ムーブインアドレスを、当該ムーブイ
ン動作の開始アドレスとして使用でき、従来方式で必要
であった、該ムーブイン開始アドレスを保持するレジス
タ（ＭＶＩＩＲ＞を削除することができる。
（２１ＣＰＵ ＃０１がストアスル一方式のＢＳ １１
にストアを行って、ＭＳ ２に対してもストアを行う為
に、Ｍ’Ｓ ２に「ストアアクセス要求コマンド」をバ
ス４に送出した場合、ＭＳ ２からは、その応答として
、「ストアアクセス終了コマンド」がハス４に返送され
るが、該バス４に接続されている他のＣＰＵ ＃２１等
は、該「ストアアクセス終了コマンド」の要求先アドレ
スが自ＣＰＵでないことを認識して、該コマンドをＢＳ
無効化コマンドと解釈し、該コマンドに付加されている
アクセスアドレスを、ＢＳ無効化アドレスとして使用す
ることができる。
にストアを行って、ＭＳ ２に対してもストアを行う為
に、Ｍ’Ｓ ２に「ストアアクセス要求コマンド」をバ
ス４に送出した場合、ＭＳ ２からは、その応答として
、「ストアアクセス終了コマンド」がハス４に返送され
るが、該バス４に接続されている他のＣＰＵ ＃２１等
は、該「ストアアクセス終了コマンド」の要求先アドレ
スが自ＣＰＵでないことを認識して、該コマンドをＢＳ
無効化コマンドと解釈し、該コマンドに付加されている
アクセスアドレスを、ＢＳ無効化アドレスとして使用す
ることができる。
従って、ＭＳ ２に対してストアアクセスを行ったＣＰ
Ｕ ＃０１は、従来方式で必要であった、ｒＢＳＢＳ無
効化コマンド送出する必要がなくなり、一連のＢＳ無効
化処理が高速化できる。
Ｕ ＃０１は、従来方式で必要であった、ｒＢＳＢＳ無
効化コマンド送出する必要がなくなり、一連のＢＳ無効
化処理が高速化できる。
上記（］）、 （２）の例において示した、該「終了コ
マンド」に付加されるアクセスアドレスは、該コマンド
の要求元アドレスが示すＭＳ ２の内部アドレスである
が、該内部アドレスを持たない装置の場合には、その装
置のアドレスが付加されることになる。
マンド」に付加されるアクセスアドレスは、該コマンド
の要求元アドレスが示すＭＳ ２の内部アドレスである
が、該内部アドレスを持たない装置の場合には、その装
置のアドレスが付加されることになる。
（３）又、一般に、アクセス装置側からの「アクセスコ
マンド」のアクセスアドレスと、被アクセス装置側から
の「終了コマンド」のアクセスアドレスとを、アクセス
装置側において、照合比較するように構成することによ
り、当該アクセス処理の正常性の確認が極めて容易に達
成でき、データ処理装置の信頼度の向上に寄与すること
ができる。
マンド」のアクセスアドレスと、被アクセス装置側から
の「終了コマンド」のアクセスアドレスとを、アクセス
装置側において、照合比較するように構成することによ
り、当該アクセス処理の正常性の確認が極めて容易に達
成でき、データ処理装置の信頼度の向上に寄与すること
ができる。
尚、被アクセス装置において「終了コマンド」に自装置
アドレス、又はその内部アドレスを付加する方法として
は、アクセス装置側からの「アクセスコマンド」のアク
セスアドレスをその侭付加するようにしても良いし、当
該被アクセス装置側において、該アクセスされた装置、
又は内部ユニット等のアドレスそのものを、取り出して
付加しても良いことは云う迄もないことである。
アドレス、又はその内部アドレスを付加する方法として
は、アクセス装置側からの「アクセスコマンド」のアク
セスアドレスをその侭付加するようにしても良いし、当
該被アクセス装置側において、該アクセスされた装置、
又は内部ユニット等のアドレスそのものを、取り出して
付加しても良いことは云う迄もないことである。
以上、詳細に説明したように、本発明のバス制御方式は
、１バス方式のデータ処理システｌ、において、アクセ
ス側の装置からの１アクセスコマンド」に対する応答と
して「終了コマンド」を返送することによってデータ処
理を行うのに、上記「終了コマンド」に被アクセス側装
置のアドレス。
、１バス方式のデータ処理システｌ、において、アクセ
ス側の装置からの１アクセスコマンド」に対する応答と
して「終了コマンド」を返送することによってデータ処
理を行うのに、上記「終了コマンド」に被アクセス側装
置のアドレス。
又はその内部アドレス等を付加するようにしたものであ
るので、■「アクセスコマンド」のアドレスと「終了コ
マンド」のアドレスとを、アクセス側装置において照合
することにより、当該アクセス処理の正常性を確認でき
、システムの信頼度を向上させる他、■ＣＰＵがＢＳを
備えているシステムにおいては、該付加されたアドレス
をメモリリード時のムーブインの開始アドレスとして使
用することができ、ＣＰＵ内に該ムーブインアドレスを
保持するレジスタを削除できる為、ＣＰＵ０高集積化を
容易にする。■又、該アドレスをストアアクナス時の他
のＣＰＵのＢＳに対する無効化処理に対する無効化アド
レスとして使用することにより、ＢＳの無効化処理の高
速化が図れる等の効果がある。
るので、■「アクセスコマンド」のアドレスと「終了コ
マンド」のアドレスとを、アクセス側装置において照合
することにより、当該アクセス処理の正常性を確認でき
、システムの信頼度を向上させる他、■ＣＰＵがＢＳを
備えているシステムにおいては、該付加されたアドレス
をメモリリード時のムーブインの開始アドレスとして使
用することができ、ＣＰＵ内に該ムーブインアドレスを
保持するレジスタを削除できる為、ＣＰＵ０高集積化を
容易にする。■又、該アドレスをストアアクナス時の他
のＣＰＵのＢＳに対する無効化処理に対する無効化アド
レスとして使用することにより、ＢＳの無効化処理の高
速化が図れる等の効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は本発明を実施してデータ処理を行う時のコマン
ド形式の例を示した図。 第３図は従来方式による１バス方式のデータ処理装置の
構成例をブロック図で示した図。 第４図は従来方式でのコマンド形式の例を示した図、 である。 図面において、 １は中央処理装置（ＣＰＵ ＃Ｑ、１１〜）。 １１はバッファメモリ（ＢＳ）。 １２はムーブイン開始アドレスレジスタ（ＭＶＡＲ）
。 ２は主記憶装置（ＭＳ） 。 ３はチャネル制御装置（ＣＨＰ）。 ４はバス。 ■〜■はコマンド形式の例。 をそれぞれ示す。 ｅ ■
ド形式の例を示した図。 第３図は従来方式による１バス方式のデータ処理装置の
構成例をブロック図で示した図。 第４図は従来方式でのコマンド形式の例を示した図、 である。 図面において、 １は中央処理装置（ＣＰＵ ＃Ｑ、１１〜）。 １１はバッファメモリ（ＢＳ）。 １２はムーブイン開始アドレスレジスタ（ＭＶＡＲ）
。 ２は主記憶装置（ＭＳ） 。 ３はチャネル制御装置（ＣＨＰ）。 ４はバス。 ■〜■はコマンド形式の例。 をそれぞれ示す。 ｅ ■
Claims (1)
- 少なくとも、中央処理装置（ＣＰＵ）と、チャネル制御
装置（ＣＨＰ）と、主記憶装置（ＭＳ）とが、１つのバ
スで接続されているデータ処理装置において、上記バス
上でアクセス装置と、被アクセス装置との間で、「アク
セスコマンド」、及び「終了コマンド」を送受信するこ
とによって、データ処理を行う制御方式において、該「
アクセスコマンド」に対する、相手装置からの「終了コ
マンド」に、当該アクセス装置がアクセスした装置のア
ドレス、又はその内部アドレスを付加することを特徴と
するバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267915A JPS61165170A (ja) | 1984-12-19 | 1984-12-19 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267915A JPS61165170A (ja) | 1984-12-19 | 1984-12-19 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165170A true JPS61165170A (ja) | 1986-07-25 |
| JPH0238968B2 JPH0238968B2 (ja) | 1990-09-03 |
Family
ID=17451386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267915A Granted JPS61165170A (ja) | 1984-12-19 | 1984-12-19 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165170A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821447A (en) * | 1987-05-11 | 1989-04-18 | Ryobi Ltd. | Fishing rod and method of manufacturing same |
| WO1992005490A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | Exclusive control method for shared memory |
| WO1992005489A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | Method of nonsynchronous access to shared memory |
| JPH04125746A (ja) * | 1990-09-18 | 1992-04-27 | Fujitsu Ltd | 計算機システム |
| US5890218A (en) * | 1990-09-18 | 1999-03-30 | Fujitsu Limited | System for allocating and accessing shared storage using program mode and DMA mode |
| US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
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|---|---|---|---|---|
| JPS5361929A (en) * | 1976-11-11 | 1978-06-02 | Honeywell Inf Systems | Automatic data steering and data formatting device |
| JPS5676826A (en) * | 1979-11-27 | 1981-06-24 | Mitsubishi Electric Corp | Data transfer control system |
-
1984
- 1984-12-19 JP JP59267915A patent/JPS61165170A/ja active Granted
Patent Citations (2)
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|---|---|---|---|---|
| JPS5361929A (en) * | 1976-11-11 | 1978-06-02 | Honeywell Inf Systems | Automatic data steering and data formatting device |
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| US5963976A (en) * | 1990-09-18 | 1999-10-05 | Fujitsu Limited | System for configuring a duplex shared storage |
| US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0238968B2 (ja) | 1990-09-03 |
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