JPH0238968B2 - - Google Patents
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- JPH0238968B2 JPH0238968B2 JP59267915A JP26791584A JPH0238968B2 JP H0238968 B2 JPH0238968 B2 JP H0238968B2 JP 59267915 A JP59267915 A JP 59267915A JP 26791584 A JP26791584 A JP 26791584A JP H0238968 B2 JPH0238968 B2 JP H0238968B2
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- access
- bus
- cpu
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Links
- 238000000034 method Methods 0.000 claims description 18
- 230000004044 response Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 101710171221 30S ribosomal protein S11 Proteins 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（CPU）と，チヤネ
ル制御装置（CHP）と，主記憶装置（MS）と
が、１つのバスで接続されているデータ処理装置
におけるバス制御方式に関する。
ル制御装置（CHP）と，主記憶装置（MS）と
が、１つのバスで接続されているデータ処理装置
におけるバス制御方式に関する。
最近の半導体技術の著しい進歩に伴つて、論理
回路の高集積化が進み、例えばデータ処理装置の
中央処理装置（CPU）等の１ボード化が促進さ
れるようになつてきた。
回路の高集積化が進み、例えばデータ処理装置の
中央処理装置（CPU）等の１ボード化が促進さ
れるようになつてきた。
このような場合、該１ボード化の対象となる装
置の入出力インタフエース線は極力少ないこと、
或いは該１ボード内に設けられる論理回路、例え
ばレジスタ類も、なるべく少ないこと等が、高集
積化には必要な条件となる。
置の入出力インタフエース線は極力少ないこと、
或いは該１ボード内に設けられる論理回路、例え
ばレジスタ類も、なるべく少ないこと等が、高集
積化には必要な条件となる。
こうした事情から、１つのバス上に、複数個の
中央処理装置（CPU），チヤネル制御装置
（CHP），主記憶装置（MS）等が接続されるデー
タ処理装置においては、各装置を相互に接続し、
且つビツト数も多い、該バス線を有効に利用した
制御方式が望まれる所以である。
中央処理装置（CPU），チヤネル制御装置
（CHP），主記憶装置（MS）等が接続されるデー
タ処理装置においては、各装置を相互に接続し、
且つビツト数も多い、該バス線を有効に利用した
制御方式が望まれる所以である。
第３図は、従来方式による１バスシステムの構
成例を示したものであり、第４図は各装置を制御
する為のコマンド形式の例を示した図である。
成例を示したものであり、第４図は各装置を制御
する為のコマンド形式の例を示した図である。
第３図において、１は中央処理装置（以下、
CPUと云う），１１はバツフアメモリ（以下、
BSと云う），２は主記憶装置（以下、MSと云
う），３はチヤネル制御装置（CHP），４はバス
で、例えば８バイトのバス幅を持つている。
CPUと云う），１１はバツフアメモリ（以下、
BSと云う），２は主記憶装置（以下、MSと云
う），３はチヤネル制御装置（CHP），４はバス
で、例えば８バイトのバス幅を持つている。
かかる方式のデータ処理装置において、例えば
CPU＃０１からMS２に対してメモリアクセスを
行う場合、一般には、コマンド送受信方式が取ら
れている。即ち、 第４図で示す「メモリアクセス要求コマン
ド」を、バス４に送出すると、該コマンドの要求
先アドレスが指定する装置、例えばMS２が該コ
マンドを受信した後、該コマンドの指定する処理
（例えば、メモリリード）を行い、その応答を該
コマンドの要求元アドレスが指定する装置、例え
ばCPU＃０１に対して、第４図で示す「メモ
リアクセス終了コマンド」と，データとを２つの
バスサイクルを用いてバス４に送出し、該応答コ
マンド，及びデータを、該応答コマンドの要求先
アドレスが指定する装置、例えばCPU＃０１が
受信することによつて、当該一連のメモリアクセ
ス処理が終了するように動作する。
CPU＃０１からMS２に対してメモリアクセスを
行う場合、一般には、コマンド送受信方式が取ら
れている。即ち、 第４図で示す「メモリアクセス要求コマン
ド」を、バス４に送出すると、該コマンドの要求
先アドレスが指定する装置、例えばMS２が該コ
マンドを受信した後、該コマンドの指定する処理
（例えば、メモリリード）を行い、その応答を該
コマンドの要求元アドレスが指定する装置、例え
ばCPU＃０１に対して、第４図で示す「メモ
リアクセス終了コマンド」と，データとを２つの
バスサイクルを用いてバス４に送出し、該応答コ
マンド，及びデータを、該応答コマンドの要求先
アドレスが指定する装置、例えばCPU＃０１が
受信することによつて、当該一連のメモリアクセ
ス処理が終了するように動作する。
このように、１バス方式においては、アクセス
する相手装置に割り当てられている、固有のアド
レスを指定して制御する所に特徴がある。
する相手装置に割り当てられている、固有のアド
レスを指定して制御する所に特徴がある。
上記の従来方式においては、例えば、中央処理
装置（CPU）にバツフアメモリ（BS）を備えた
データ処理装置において、CPU＃０１がメモリ
アクセスを行つて、BS１１に当該データブロツ
クが存在していなかつた場合、MS２に対して、
「ムーブイン要求コマンド」をバス４に送出して、
ムーブイン要求を行うが、該ムーブインデータが
MS２からCPU＃０１に転送されてくる迄の間、
該ムーブインデータをBS１１に格納する為のム
ーブイン開始アドレスを保持する為のレジスタ
（MVAR）１２を設けておく必要があつた。
装置（CPU）にバツフアメモリ（BS）を備えた
データ処理装置において、CPU＃０１がメモリ
アクセスを行つて、BS１１に当該データブロツ
クが存在していなかつた場合、MS２に対して、
「ムーブイン要求コマンド」をバス４に送出して、
ムーブイン要求を行うが、該ムーブインデータが
MS２からCPU＃０１に転送されてくる迄の間、
該ムーブインデータをBS１１に格納する為のム
ーブイン開始アドレスを保持する為のレジスタ
（MVAR）１２を設けておく必要があつた。
又、CPU＃０１がMS２に対してストアアクセ
スを行つた場合には、他のCPU ＃１ １等に
対して、それぞれにCPU＃ｉ１内のBS１１に格
納されている当該データブロツクを無効化する為
の「BS無効化コマンド」を改めて送出する必要
があり、該バス４に接続されているCPUの数が
多い場合には、該BSを無効化する為に多くの時
間がかかると云う問題があつた。
スを行つた場合には、他のCPU ＃１ １等に
対して、それぞれにCPU＃ｉ１内のBS１１に格
納されている当該データブロツクを無効化する為
の「BS無効化コマンド」を改めて送出する必要
があり、該バス４に接続されているCPUの数が
多い場合には、該BSを無効化する為に多くの時
間がかかると云う問題があつた。
本発明は上記従来の欠点に鑑み、従来方式にお
いて、被アクセス側装置からの「終了コマンド」
に空きフイールドがあることに着目し、該「終了
コマンド」に、アクセスされた装置のデータアド
レス等を付加して、システムの経済化，処理の高
速化等を図る方法を提供することを目的とするも
のである。
いて、被アクセス側装置からの「終了コマンド」
に空きフイールドがあることに着目し、該「終了
コマンド」に、アクセスされた装置のデータアド
レス等を付加して、システムの経済化，処理の高
速化等を図る方法を提供することを目的とするも
のである。
この目的は、複数個のデータ処理装置と主記憶
装置とが、１つのバスで接続されて構成され、各
データ処理装置には、バツフアメモリ（BS）を
備え、該バツフアメモリ（BS）と、上記主記憶
装置とがメモリ階層をなしているシステムで、上
記バス上でアクセス装置と、被アクセス装置との
間で、「アクセスコマンド」，及び「終了コマン
ド」を送受信することによつて、データ処理を行
う制御方式において、該「アクセスコマンド」に
対する、相手装置からの「終了コマンド」に、当
該アクセス装置がアクセスした装置のアドレス
と、そのデータアドレス、又は、内部アドレスと
を付加する本発明のバス制御方式によつて達成さ
れる。
装置とが、１つのバスで接続されて構成され、各
データ処理装置には、バツフアメモリ（BS）を
備え、該バツフアメモリ（BS）と、上記主記憶
装置とがメモリ階層をなしているシステムで、上
記バス上でアクセス装置と、被アクセス装置との
間で、「アクセスコマンド」，及び「終了コマン
ド」を送受信することによつて、データ処理を行
う制御方式において、該「アクセスコマンド」に
対する、相手装置からの「終了コマンド」に、当
該アクセス装置がアクセスした装置のアドレス
と、そのデータアドレス、又は、内部アドレスと
を付加する本発明のバス制御方式によつて達成さ
れる。
即ち、本発明によれば、１バス方式のデータ処
理システムにおいて、アクセス側の装置からの
「アクセスコマンド」に対する応答として「終了
コマンド」を返送することによつてデータ処理を
行うのに、上記「終了コマンド」に被アクセス側
装置のアドレスと、そのデータアドレス等を付加
するようにしたものであるので、「アクセスコ
マンド」のアドレスと「終了コマンド」のアドレ
スとを、アクセス側装置において照合することに
より、当該アクセス処理の正常性を確認でき、シ
ステムの信頼度を向上させる他、CPUがBSを
備えているシステムにおいては、該付加されたア
ドレスをメモリリード時のムーブインの開始アド
レスとして使用することができ、CPU内に該ム
ーブインアドレスを保持するレジスタを削除でき
る為、CPUの高集積化を容易にする。又、該
アドレスをストアアクセス時の他のCPUのBSに
対する無効化処理に対する無効化アドレスとして
使用することにより、BSの無効化処理の高速化
が図れる等の効果がある。
理システムにおいて、アクセス側の装置からの
「アクセスコマンド」に対する応答として「終了
コマンド」を返送することによつてデータ処理を
行うのに、上記「終了コマンド」に被アクセス側
装置のアドレスと、そのデータアドレス等を付加
するようにしたものであるので、「アクセスコ
マンド」のアドレスと「終了コマンド」のアドレ
スとを、アクセス側装置において照合することに
より、当該アクセス処理の正常性を確認でき、シ
ステムの信頼度を向上させる他、CPUがBSを
備えているシステムにおいては、該付加されたア
ドレスをメモリリード時のムーブインの開始アド
レスとして使用することができ、CPU内に該ム
ーブインアドレスを保持するレジスタを削除でき
る為、CPUの高集積化を容易にする。又、該
アドレスをストアアクセス時の他のCPUのBSに
対する無効化処理に対する無効化アドレスとして
使用することにより、BSの無効化処理の高速化
が図れる等の効果がある。
以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
図であり、第２図は本発明を実施する為に用する
コマンド形式の一例を示した図であつて、第３
図，第４図と同じ符号は同じ対象物を示してい
る。
第１図は本発明の一実施例をブロツク図で示した
図であり、第２図は本発明を実施する為に用する
コマンド形式の一例を示した図であつて、第３
図，第４図と同じ符号は同じ対象物を示してい
る。
以下、本発明の実施例を、各CPU＃ｉ１に備
えられているBS１１に対するリード，ストアア
クセス等を例にして説明する。
えられているBS１１に対するリード，ストアア
クセス等を例にして説明する。
(1) CPU＃０１からBS１１にリードアクセスを
行つて、該BS１１に当該データブロツクを存
在しなかつた場合、従来方式と同じようにして
「ムーブインコマンド」をバス４に送出する。
行つて、該BS１１に当該データブロツクを存
在しなかつた場合、従来方式と同じようにして
「ムーブインコマンド」をバス４に送出する。
該コマンドを受信した、MS２は当該データ
ブロツクを読み出して、CPU＃０１にムーブ
インを行うに先立ち、「ムーブイン終了コマン
ド」を、続いて該ムーブインデータを、バスサ
イクル毎にCPU＃０１に返送する。
ブロツクを読み出して、CPU＃０１にムーブ
インを行うに先立ち、「ムーブイン終了コマン
ド」を、続いて該ムーブインデータを、バスサ
イクル毎にCPU＃０１に返送する。
この場合、本発明においては、第２図で示
したように、該「ムーブイン終了コマンド」
に、ムーブイン開始アドレスが付加されて返送
されるので、CPU＃０１においては、該ムー
ブインアドレスを、当該ムーブイン動作の開始
アドレスとして使用でき、従来方式で必要であ
つた、該ムーブイン開始アドレスを保持するレ
ジスタ（MVAR）を削除することができる。
したように、該「ムーブイン終了コマンド」
に、ムーブイン開始アドレスが付加されて返送
されるので、CPU＃０１においては、該ムー
ブインアドレスを、当該ムーブイン動作の開始
アドレスとして使用でき、従来方式で必要であ
つた、該ムーブイン開始アドレスを保持するレ
ジスタ（MVAR）を削除することができる。
(2) CPU＃０１がストアスルー方式のBS１１に
ストアを行つて、MS２に対してもストアを行
う為に、MS２に「ストアアクセス要求コマン
ド」をバス４に送出した場合、MS２からは、
その応答として、「ストアアクセス終了コマン
ド」がバス４に返送されるが、該バス４に接続
されている他のCPU＃２１等は、該「ストア
アクセス終了コマンド」の要求先アドレスが自
CPUでないことを認識して、該コマンドをBS
無効化コマンドと解釈し、該コマンドに付加さ
れているアクセスアドレスを、BS無効化アド
レスとして使用することができる。
ストアを行つて、MS２に対してもストアを行
う為に、MS２に「ストアアクセス要求コマン
ド」をバス４に送出した場合、MS２からは、
その応答として、「ストアアクセス終了コマン
ド」がバス４に返送されるが、該バス４に接続
されている他のCPU＃２１等は、該「ストア
アクセス終了コマンド」の要求先アドレスが自
CPUでないことを認識して、該コマンドをBS
無効化コマンドと解釈し、該コマンドに付加さ
れているアクセスアドレスを、BS無効化アド
レスとして使用することができる。
従つて、MS２に対してストアアクセスを行つ
たCPU＃０１は、従来方式で必要であつた、
「BS無効化コマンド」を送出する必要がなくな
り、一連のBS無効化処理が高速化できる。
たCPU＃０１は、従来方式で必要であつた、
「BS無効化コマンド」を送出する必要がなくな
り、一連のBS無効化処理が高速化できる。
上記(1)，(2)の例において示した、該「終了コマ
ンド」に付加されるアクセスアドレスは、該コマ
ンドの要求元アドレスが示すMS２のデータアド
レスであるが、該データアドレスを持たない装置
の場合には、その装置の内部アドレスが付加され
ることになる。
ンド」に付加されるアクセスアドレスは、該コマ
ンドの要求元アドレスが示すMS２のデータアド
レスであるが、該データアドレスを持たない装置
の場合には、その装置の内部アドレスが付加され
ることになる。
(3) 又、一般に、アクセス装置側からの「アクセ
スコマンド」のアクセスアドレスと、被アクセ
ス装置側からの「終了コマンド」のアクセスア
ドレスとを、アクセス装置側において、照合比
較するように構成することにより、等該アクセ
ス処理の正常性の確認が極めて容易に達成で
き、データ処理装置の信頼度の向上に寄与する
ことができる。
スコマンド」のアクセスアドレスと、被アクセ
ス装置側からの「終了コマンド」のアクセスア
ドレスとを、アクセス装置側において、照合比
較するように構成することにより、等該アクセ
ス処理の正常性の確認が極めて容易に達成で
き、データ処理装置の信頼度の向上に寄与する
ことができる。
尚、被アクセス装置において「終了コマン
ド」にアクセスアドレスを付加する方法として
は、アクセス装置側からの「アクセスコマン
ド」のアクセスアドレスをその侭付加するよう
にしても良いし、当該被アクセス装置側におい
て、該アクセスされたデータアドレス，又は内
部ユニツト等の内部アドレスそのものを、取り
出して付加しても良いことは云う迄もないこと
である。
ド」にアクセスアドレスを付加する方法として
は、アクセス装置側からの「アクセスコマン
ド」のアクセスアドレスをその侭付加するよう
にしても良いし、当該被アクセス装置側におい
て、該アクセスされたデータアドレス，又は内
部ユニツト等の内部アドレスそのものを、取り
出して付加しても良いことは云う迄もないこと
である。
以上、詳細に説明したように、本発明のバス制
御方式は、１バス方式のデータ処理システムにお
いて、アクセス側の装置からの「アクセスコマン
ド」に対する応答として「終了コマンド」を返送
することによつてデータ処理を行うのに、上記
「終了コマンド」に被アクセス側装置のアドレス
と，そのアクセスデータのアドレス等を付加する
ようにしたものであるので、「アクセスコマン
ド」のアドレスと「終了コマンド」のアドレスと
を、アクセス側装置において照合することによ
り、当該アクセス処理の正常性を確認でき、シス
テムの信頼度を向上させる他、CPUがBSを備
えているシステムにおいては、該付加されたアド
レスをメモリリード時のムーブインの開始アドレ
スとして使用することができ、CPU内に該ムー
ブインアドレスを保持するレジスタを削除できる
為、CPUの高集積化を容易にする。又、該ア
ドレスとストアアクセス時の他のCPUのBSに対
する無効化処理に対する無効化アドレスとして使
用することにより、BSの無効化処理の高速化が
図れる等の効果がある。
御方式は、１バス方式のデータ処理システムにお
いて、アクセス側の装置からの「アクセスコマン
ド」に対する応答として「終了コマンド」を返送
することによつてデータ処理を行うのに、上記
「終了コマンド」に被アクセス側装置のアドレス
と，そのアクセスデータのアドレス等を付加する
ようにしたものであるので、「アクセスコマン
ド」のアドレスと「終了コマンド」のアドレスと
を、アクセス側装置において照合することによ
り、当該アクセス処理の正常性を確認でき、シス
テムの信頼度を向上させる他、CPUがBSを備
えているシステムにおいては、該付加されたアド
レスをメモリリード時のムーブインの開始アドレ
スとして使用することができ、CPU内に該ムー
ブインアドレスを保持するレジスタを削除できる
為、CPUの高集積化を容易にする。又、該ア
ドレスとストアアクセス時の他のCPUのBSに対
する無効化処理に対する無効化アドレスとして使
用することにより、BSの無効化処理の高速化が
図れる等の効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は本発明を実施してデータ処理を行
う時のコマンド形式の例を示した図、第３図は従
来方式による１バス方式のデータ処理装置の構成
例をブロツク図で示した図、第４図は従来方式で
のコマンド形式の例を示した図、である。 図面において、１は中央処理装置（CPU＃０，
＃１〜），１１はバツフアメモリ（BS）、１２は
ムーブイン開始アドレスレジスタ（MVAR）、２
は主記憶装置（MS）、３はチヤネル制御装置
（CHP）、４はバス、〜はコマンド形式の例、
をそれぞれ示す。
た図、第２図は本発明を実施してデータ処理を行
う時のコマンド形式の例を示した図、第３図は従
来方式による１バス方式のデータ処理装置の構成
例をブロツク図で示した図、第４図は従来方式で
のコマンド形式の例を示した図、である。 図面において、１は中央処理装置（CPU＃０，
＃１〜），１１はバツフアメモリ（BS）、１２は
ムーブイン開始アドレスレジスタ（MVAR）、２
は主記憶装置（MS）、３はチヤネル制御装置
（CHP）、４はバス、〜はコマンド形式の例、
をそれぞれ示す。
Claims (1)
- １ 複数個のデータ処理装置と主記憶装置とが、
１つのバスで接続されて構成され、各データ処理
装置には、バツフアメモリ（BS）を備え、該バ
ツフアメモリ（BS）と、上記主記憶装置とがメ
モリ階層をなしているシステムで、上記バス上で
アクセス装置と、被アクセス装置との間で、「ア
クセスコマンド」，及び「終了コマンド」を送受
信することによつて、データ処理を行う制御方式
において、該「アクセスコマンド」に対する、相
手装置からの「終了コマンド」に、当該アクセス
装置がアクセスした装置のアドレスと、そのデー
タアドレス、又は、内部アドレスとを付加するこ
とを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267915A JPS61165170A (ja) | 1984-12-19 | 1984-12-19 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267915A JPS61165170A (ja) | 1984-12-19 | 1984-12-19 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165170A JPS61165170A (ja) | 1986-07-25 |
| JPH0238968B2 true JPH0238968B2 (ja) | 1990-09-03 |
Family
ID=17451386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267915A Granted JPS61165170A (ja) | 1984-12-19 | 1984-12-19 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165170A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2545537B2 (ja) * | 1987-05-11 | 1996-10-23 | リョービ株式会社 | 釣竿及び釣竿の製造法 |
| EP0476962B1 (en) * | 1990-09-18 | 1998-08-12 | Fujitsu Limited | System for configuring a shared storage |
| DE69132670T2 (de) * | 1990-09-18 | 2001-11-15 | Fujitsu Ltd | Verfahren zum asynchronen zugriff zu einem gemeinsamen speicher |
| DE69130946T2 (de) * | 1990-09-18 | 1999-07-08 | Fujitsu Ltd | Verfahren zur ausschliesslichen steuerung für einen gemeinsamen speicher |
| US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
| JP3246736B2 (ja) * | 1990-09-18 | 2002-01-15 | 富士通株式会社 | 計算機システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361929A (en) * | 1976-11-11 | 1978-06-02 | Honeywell Inf Systems | Automatic data steering and data formatting device |
| JPS5676826A (en) * | 1979-11-27 | 1981-06-24 | Mitsubishi Electric Corp | Data transfer control system |
-
1984
- 1984-12-19 JP JP59267915A patent/JPS61165170A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361929A (en) * | 1976-11-11 | 1978-06-02 | Honeywell Inf Systems | Automatic data steering and data formatting device |
| JPS5676826A (en) * | 1979-11-27 | 1981-06-24 | Mitsubishi Electric Corp | Data transfer control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61165170A (ja) | 1986-07-25 |
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