JPH02301851A - システムバスアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は共通システムバスによって接続された単一又は
複数のプロセッサと単一又は複数のチャネルとが共通の
システムを介してアクセス可能な主記憶を有する情報処
理装置の共通システムバスのアクセス方式に関する。

〔従来の技術〕

従来、この種の共通システムバスアクセス方式において
、共通システムバスを介して行われるプロセッサ又はチ
ャネルのデータの転送回数は、データのビット幅に関係
なく、プロセッサ又はチャネルが共通システムバスをア
クセスする回数と同じであった。

〔発明が解決しようとする課題〕

上述した従来のシステムバスアクセス方式は、システム
バスの転送ビット幅に関係なく、各プロセッサ、各チャ
ネルの要求毎にバス転送を実行していたため、バス上の
競合が多くなり、４！４＋、にストリング命令のように
連続アクセスをバイト単位で実行する命令においては、
常にバス競合が発生するので、プロセッサ側の命令実行
時間がバスの転送ビット幅を広大しても改善できないと
いう欠点があると共に、オーバーラン等の転送スピード
にからむトラブルの原因ともなるという問題がある。

〔課題を解決するための手段〕

本発明の共通システムバスアクセス方式の構成は、単一
又は複数のプロセ、すと単一又は複数のチャネルとが共
通のシステムバスを介してアクセス可能な主記憶を有す
る情報処理装置において、前記プロセッサ及びチャネル
の各々と前記共通システムバスとの間で前記プロセッサ
又はチャネルが出力するアドレスを保持して比較するア
ドレス保持・比較回路と、出力データを保持してマージ
するデータ保持・マージ回路と、入力データを保持して
シフトするデータ保持・シフト回路と、出力するコマン
ドの変換機能を有し前記アドレス保持・比較回路、デー
タ保持・マージ回路、データ保持・シフト回路の制御を
司どる制御回路とを備え、前記アドレス保持・比較回路
によって連続するアドレスへの連続の共通システムバス
アクセスである事を検出した場合、複数回の前記共通シ
ステムバスへのアクセスによって転送されるべきデータ
を、ライトデータに関しては前記データ保持・マージ回
路で、又、リードデータに関しては前記データ保持・シ
フト回路にて適切なピット位置に保持され、バスアクセ
スのコマンドを前記制御回路によって変換して１度の前
記システムバスのアクセス転送を可能とすることを特徴
とする。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の適用装置の系統図である。第１図で、
ｌは主記憶、２〜Ｎは各プロセッサ、３〜Ｍは各チャネ
ル、４は共通システムバスであり主記憶１．各プロセッ
サ２〜Ｎ、各チヤネル３〜Ｍの情報授受の経路となる。

以下バスとはこの４の共通システムバスをいう。。

第２図は本発明の一実施例の構成図である。５はプロセ
ッサ又はチャネル、６はプロセッサ（又はチャネル）が
出力するメモリアドレスを保持して比較する回路、９は
プロセッサ又はチャネル６から出力されるデータを保持
してマージする回路、１１はバス上のデータを保持して
シフトする回路、８はプロセ、す又はチャネル５と保持
・マージ回路９及び保持・シフト回路１１との間でデー
タの授受を行う双方向バッファ、１２は共通システムバ
ス（第１図の４に相当）、１０は共通システムバス４と
保持・マージ回路９及び保持・シフト回路１１との間で
データの授受を行う双方向バッファ、１３は主記憶（第
１図の１に相当）、７は共通システムバスへのコマンド
出力及び各部の制御を司どる制御回路である。

次に、動作について述べる。ここでの動作は、プロセッ
サ又はチャネルが主記憶を連続でリードする場合及び連
続でライトする場合について述べる。

（１）プロセッサ（又はチャネル）５が主記憶１３を連
続でリードする場合 この場合もさらに、メモリアドレスも連続している場合
及び連続していない場合がある。

（１）メモリアドレスも連続している場合バスのデータ
ビ、ト幅が主記憶１３のメモリバウンダリイの整数倍で
あるとすれば、前回のリードでバウンダリイ単位の、あ
るメモリアドレスに対してバスアクセスが行われ、デー
タ保持・シフト回路ｌｌは主記憶１３から１２のバスに
よって転送された主記憶上の前回のメモリアドレスを含
むバスのデータビット幅分のデータを保持し、アドレス
保持・比較回路６は前回のメモリアドレスを、又、制御
回路７は前回のリードのコマンドを、それぞれ保持して
いるものとする。

前回のリードが完了し、今回のリードが開始されると、
アドレス保持・比較回路６は保持している前回のメモリ
アドレスと今回のメモリアドレスとを比較し、連続なメ
モリアドレスであることを制御回路７へ伝える。連続な
メモリアドレスであることを伝えられた制御回路７は、
今回のコマンドによって５のプロセッサ（又はチャネル
）５が要求したデータのビット幅を認識する。

ここで、今回のリードの要求データビット幅を認識した
制御回路７は、バス１２のデータビン）幅をＺ−ｂｉｔ
、前回のリードの要求データビット幅をＹｌ−ｂｉｔ、
今回のリードの要求データビット幅をＹ２−ｂｉｔとし
たとき、 Ｚ−（Ｙ１＋Ｙ２）≧０ となる場合と、 Ｚ（Ｙ　１　＋　Ｙ　２　）　＜　０ となる場合によって動作が異なる。

（ａ）　　Ｚ　　（Ｙ１＋Ｙ２）≧０となる場合この場
合は、今回のバスアクセス時に、データ保持・シフト回
路１１にて保持したバスの転送ビット幅のデ・−夕内に
、今回のバスアクセスにてリードすべきデータが含まれ
ているので、バスアクセスを実行せず、制御回路７は認
識した今回のリードの要求データビット幅をデータ保持
・シフト回路１１へ伝え、データの入力準備が整ったこ
とをプロセッサ（又はチャネル）５へ伝える。

今回のリードの要求データビット幅を伝えられたデータ
保持・シフト回路１１は、保持している前回のり−ドデ
ータに必要なシフト処理を行い、双方向バッファ８を介
してプロセッサ（又はチャネル）５へ出力する。

ここでは、 Ｙ、＋Ｙ２＝ΣＹｘ であるが、前回以後のリードの要求データビット幅の累
計をΣＹＸとすれば、 Ｚ＝ΣＹｘ≧０ であるとき、以上の動作を行う。

（ｂ）　　Ｚ−（Ｙ１＋Ｙ２）＜０となる場合この場合
、制御回路７はバス１２ヘバスのデータビット幅分のデ
ータを１度のバスアクセスでリードするコマンドを出力
し、アドレス保持・比較回路６がバスへ今回のメモリア
ドレスを出力する制御と、データ保持・シフト回路１１
が双方向バッファ１０を介してバス上のバスのビット幅
のデータを入力する制御を行う。続いて、制御回路７は
認識した今回のリードの要求データビット幅をデータ保
持・シフト回路１１へ伝え、レディをプロセッサ（又は
チャネル）５へ出力する。今回のリードの要求データビ
ット幅を伝えられたデータ保持・シフト回路１１は入力
した今回のデータに必要なシフト処理を行い、双方向バ
ッファ８を介してプロセッサ（又はチャネル）５へ出力
する。

つまり、ここでは、 Ｙ１＋Ｙ２＝ΣＹｘ であるが、前回以後のリードの要求データビット幅の累
計をΣＹｘとすれば、 Ｚ−ΣＹｘ〈０ であるとき、以上の動作を行う。

（１１）メモリアドレスは連続していない場合前回のリ
ードが完了し、今回のリードが開始されると、アドレス
保持・比較回路６は保持している前回のメモリアドレス
と今回のメモリアドレスとを比較し、連続なメモリアド
レスではないことを制御回路７へ伝える。連続なメモリ
アドレスではないことを伝えられた制御回路７は今回の
リードのコマンドによってプロセッサ（又はチャネル）
５が要求したデータのビット幅を認識する。

以下の動作は、前記（１）の（ｂ）と同様であるので省
略する。

（２）プロセッサ又はチャネルが主記憶を連続でライト
する場合 この場合も、さらに、メモリアドレスも連続している場
合及び連続していない場合がある。

（１）メモリアドレスも連続している場合前回のライト
でバスアクセスが行われたとすると、前回のライトが完
了し、今回のライトが開始されるとアドレス保持・比較
回路６は、保持している前回のメモリアドレスと今回の
メモリアドレＩＯ− スとを比較し、連続なメモリアドレスであることを制御
回路７へ伝える。連続なメモリアドレスであることを伝
えられた制御回路７は、今回のライトのコマンドによっ
てプロセッサ（又はチャネル）５が要求したデータのビ
ット幅を認識する。

ここで、今回のライトの要求ビット幅を認識した制御回
路７は、バス１２のデータビット幅をＺ−ｂｉｔ、今回
のライトの要求データビット幅をＹｌ−ｂｉｔとしたと
き、 Ｚ−’Ｙ、＞。

となる場合と、 Ｚ−Ｙｌ＝０ となる場合によって動作が異なる。

（ａ）　　Ｚ　−Ｙ　１＞　Ｏとなる場合この場合は、
今回のライトデータだけでなく、次回以後のライトデー
タも合わせて１度のバスアクセスで転送できる可能性が
あるので、バスアクセスを実行せず、制御回路７は認識
した今回のライトの要求ビット幅データ保持・マージ回
路９へ伝え、データの入力準備が整ったことをプロセッ
サ（又はチャネル）５へ伝える。今回のライトの要求ビ
ット幅を伝えられたデータ保持・マージ回路９は、双方
向バッファ８を介して５のプロセッサ又はチャネルが出
力するデータを入力し保持する。ここでは、 Ｙｌ−ΣＹｘ であるが、今回以後のライトの要求データビット幅の累
計をΣＹｘとすれば、 Ｚ−ΣＹｘ〉０ であるとき、以上の動作を行う。

（ｂ）　　Ｚ　−Ｙ　、　＝　Ｏとなる場合この場合、
制御回路２は認識した今回以後のライトの累計の要求デ
ータビット幅のデータを、１度のバスアクセスで主記憶
１３ヘライトするコマンド、つまり、ここでは、今回の
ライトの要求データビット幅のデータをライトするコマ
ンドをバス１２へ出力する。続いて制御回路７は、アド
レス保持・比較回路６が保持している最も最近に行われ
たバスアクセスの１つ後に行われたライトのメモリアド
レス、つまり、ここでは、今回のライトのメモリアドレ
スをバス１３へ出力する１同御を行い、データ保持・マ
ージ回路９が双方向バッファ８を介して入力し保持して
いる今回のライト以後のライトデータ、つまり、ここで
は、今回のライトのデータに必要なマージ処理を行い、
双方向バッファ１０を介してバス１２へ出力する匍」御
を行い、レディをプロセッサ（又はチャネル）５へ出力
する。

以上のように、ここでは Ｙｌ−ΣＹＸ であるが、今回以後のライトの要求データビット幅の累
計をΣＹＸとすれば、 Ｚ−ΣＹｘ≦０ であるとき、以上の動作を行う。

（１１）メモリアドレスは連続してい斤い場合前回のラ
イトが完了し、今回のライトが開始されると、アドレス
保持・比較回路６は保持している前回のメモリアドレス
と今回のメモリアドレスとを比較し、連続なメモリアド
レスでないことを制御回路７へ伝える。連続なメモリア
ドレスでないことを伝えられた制御回路７は、今回のラ
イトのコマンドによってプロセッサ（又はチャネル）５
が要求したデータのビット幅を認識する。

以下の動作は、前記（１１）の（ｂ）と同様であるので
省略する。

なお、ここではメモリアクセスのみについて実施例を挙
げたが、プロセッサとプロセッサ又はチャネルとチャネ
ルの間での情報交換や、Ｉ１０アクセスなど、共通シス
テムバスをアクセスする全ての方式に本発明は適用可能
である。

〔発明の効果〕

以上説明したように本発明は、従来の共通システムバス
のアクセス方式では複数回の共通システムバスのアクセ
スによって転送していたデータを、１度の共通システム
バスのアクセスによって転送することにより、データの
総転送量に対する共通システムバスの占有率を下げ、バ
ストラフィックを抑えて共１Ｆｆｉシステムバスの性能
を高める効果がある。

−１４＝

【図面の簡単な説明】

第１図は本発明の適用装置例の系統図、第２図は本発明
の一実施例の構成図である。 ｌ、１３・・・・・・主記憶、２〜Ｎ・・・・・・各プ
ロセッサ、３〜Ｍ°°°°゛各チャネル、４，１２°゛
°パ共通システムバス、５パ°°°゛プロセッサ（又は
チャネル）、６・・・・・アドレス保持・比較回路、７
゛′・・・・制御回路、ｓ、ｉｏ・・・・′°双方向バ
ッファ、９゛°°°゛データ保持・マージ回路、１１・
・・・・・データ保持・シフト回路。

Claims (1)

【特許請求の範囲】
1. 単一又は複数のプロセッサと単一又は複数のチャネルと
   が共通のシステムバスを介してアクセス可能な主記憶を
   有する情報処理装置において、前記プロセッサ及びチャ
   ネルの各々と前記共通システムバスとの間で前記プロセ
   ッサ又はチャネルが出力するアドレスを保持して比較す
   るアドレス保持・比較回路と、出力データを保持してマ
   ージするデータ保持・マージ回路と、入力データを保持
   してシフトするデータ保持・シフト回路と、出力するコ
   マンドの変換機能を有し前記アドレス保持・比較回路、
   データ保持・マージ回路、データ保持・シフト回路の制
   御を司どる制御回路とを備え、前記アドレス保持・比較
   回路によって連続するアドレスへの連続の共通システム
   バスアクセスである事を検出した場合、複数回の前記共
   通システムバスへのアクセスによって転送されるべきデ
   ータを、ライトデータに関しては前記データ保持・マー
   ジ回路で、又、リードデータに関しては前記データ保持
   ・シフト回路にて適切なビット位置に保持され、バスア
   クセスのコマンドを前記制御回路によって変換して１度
   の前記システムバスのアクセス転送を可能とすることを
   特徴とするシステムバスアクセス方式。