JPH01250163A - バス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バス結合された情報処理装置のバス制御装置
に利用する。特に、内部にアドレスレジスタおよびデー
タレジスタ　（以下、内部レジスタという。）を有して
バスの入出力動作を制御するバス制御装置の中央処理装
置とのデータの授受に関するものである。

〔概要〕

本発明はバス制御装置において、 中央処理装置の書込み動作専用のアドレスレジスタおよ
びデータレジスタを設けて、中央処理装置からのアクセ
スとシステムバスに対するアクセスとを並列に処理する
ことにより、 中央処理装置のバス制御装置にアクセスするための待時
間を短縮するようにしたものである。

〔従来の技術〕

従来、バス制御装置は、演算処理を行う中央処理装置か
らメモリおよび入出力装置への書込要求を受けると同時
に書込アドレスと書込データとを内部レジスタに受は取
り、その後メモリおよび入出力装置が接続されているバ
スの使用権を獲得し、最後に先に受は取った書込アドレ
スおよび書込データをバスに出力してメモリおよび入出
力装置への書込を行う。このときに、中央処理装置はバ
ス制御装置の内部レジスタへの書込アドレスおよび書込
データの書込で実際のメモリおよび入出力装置への書込
みが終了しなくても中央処理装置としての書込サイクル
は終了する。

〔発明が解決しようとする問題点〕

しかし、このような従来のバス制御装置では、メモリお
よび入出力装置への書込動作は、中央処理装置から書込
アドレスおよび書込データをバス制御装置の内部レジス
タに格納した後にバスの使用権を獲得し、最後にバス制
御装置の内部レジスタに格納された書込アドレスおよび
書込データをシステムバスに出力してメモリおよび入出
力装置への書込を行っていた。中央処理装置はバス制御
装置への書込アドレスおよび書込データの格納をもって
メモリおよび入出力装置への書込サイクルを終了するの
で、同一システムバスに接続されたメモリおよび入出力
装置への書込動作が連続したとき、または書込動作に続
いて読出動作が行われたときは、バス制御装置がシステ
ムバスに書込アドレスおよび書込データを出力してバス
制御装置の内部レジスタを解放し、中央処理装置から内
部、レジスタにアクセス可能になるまで待たなければな
らない欠点があった。

本発明は上記の欠点を解決するもので、中央処理装置の
バス制御装置にアクセスするための待時間を短縮できる
バス制御装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、システムバスに出力される書込アドレスを一
時格納する第一のアドレスレジスタと、上記システムバ
ス（こ出力され上記書込アドレスに対応する書込データ
を一時格納する第一のデータレジスタとを備えたバス制
御装置において、中央処理装置の書込アドレスを一時格
納する書込専用の第二アドレスレジスタと、このアドレ
スレジスタの内容に対応する書込データを一時格納する
書込専用の第二のデータレジスタとを別に設け、上記第
一のアドレスレジスタおよび第一のデータレジスタが上
記システムバスに対して出力中に上記第二のアドレスレ
ジスタおよび第二のデータレジスタに格納を行う制御手
段と、上記第二のアドレスレジスタおよび第二のデータ
レジスタの内容を上記第一のアドレスレジスタおよび第
一のデータレジスタにそれぞれ高速にコピーする制御手
段とを備えたことを特徴とする。

〔作用〕

第二のアドレスレジスタに中央処理装置の書込アドレス
を一時格納する。第二のデータレジスタに中央処理装置
の書込制御信号に基づいてその書込データを一時格納す
る。この書込制御信号およびシステムバスの状態を示す
制御信号に基づいて第二のアドレスレジスタおよび第二
のデータレジスタの内容をそれぞれ第一のアドレスレジ
スタおよび第一のデータレジスタに高速にコピーする。

これは並列データ転送により行う。コピー終了後に中央
処理装置から次の書込アドレスおよび書込データをそれ
ぞれ第二のアドレスレジスタおよび第二のデータレジス
タに格納する。以上の動作により中央処理装置のバス制
御装置にアクセスするための待時間を短縮できる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例バス制御装置のブロック構成図であ
る。第２図は本発明のバス制御装置を含む情報処理装置
のブロック構成図である。

第２図において、中央処理装置１はバス制御装置２およ
びシステムバス５を経由して入出力装置３およびメモリ
４に接続されている。第１図において、バス制御装置は
、システムバス５にドライバ１０６を介して出力される
書込アドレス６０を一時格納する第一のアドレスレジス
タ１５と、システムバス５にドライバ１０５を介して出
力され書込アドレス６０に対応する書込データ５８を一
時格納し、またはシステムバス５からドライバ１０４を
介して書込データ５６を一時格納して制御信号５３に従
ってドライバ１０３を介して中央処理装置ｌに出力する
第一のデータレジスタ１３とを備える。

ここで本発明の特徴とするところは、中央処理装置１の
書込アドレス５０をドライバ１０１を介して一時格納す
る書込専用の第二のアドレスレジスタ１４と、このアド
レスレジスタ１４の内容に対応する書込データ５２を中
央処理装置１の制御信号５３に基づいてドライバ１０２
を介して一時格納する書込専用の第二のデータレジスタ
１２とを別に設け、中央処理装置１０制御信号５３およ
びアンドゲート２０の制御信号６１に基づいてアドレス
レジスタ１５およびデータレジスタ１３がシステムバス
５に対して出力中にアドレスレジスタ１４およびデータ
レジスタ１２に格納を行う制御手段ならびにアドレスレ
ジスタ１４およびデータレジスタ１２の内容をアドレス
レジスタ１５およびデータレジスタ１３にそれぞれ高速
にコピーする制御手段を備えたことにある。

アンドゲート２０はシステムバス５の状態を示す制御信
号５５とタイミング発生部１１のタイミング信号５４と
を人力し制御信号６１をドライバ１０７．１０８に出力
する。

タイミング発生部１１は中央処理装置１からクロック信
号７０と制御信号５３とを入力してタイミング信号５５
を出力する。

このような構成のバス制御装置の動作について説明する
。第１図において、アドレスレジスタ１４は、本発明に
より新たに追加されたレジスタであり、中央処理装置１
の書込動作により書込アドレス５０が格納される。

データレジスタ１２もアドレスレジスタ１４と同様に本
発明により新たに追加されたレジスタであり、中央処理
装置１の書込動作により書込データ５２が格納される。

システムバス５に接続されたメモリ４および入出力装置
３への書込動作は、アドレスレジスタ１４の内容をアド
レスレジスタ１５に、またデータレジスタ１２の内容を
データレジスタ１３にコピーした後にアドレスレジスタ
１５とデータレジスタ１３とを用いて行われる。

システムバス５に接続されたメモリ４および入出力装置
３の読出動作は、データレジスタ１３に書込データ５６
がセットされる。制御信号５３は中央処理装置１の書込
動作または読出動作を決定する制御信号である。データ
レジスタ１２．１３は書込データ５２．５６の整数倍の
ビット幅を持つものとする。

アドレスレジスタ１４およびデータレジスタ１２の内容
をコピーするタイミングは中央処理装置１の読出または
書込を決定する制御信号５３とシステムバス５の使用状
態を示す制御信号５５およびクロック信号７０に従って
決定されるタイミング信号５４とに基づいてアンドゲー
ト２０で決定される。

中央処理装置１の書込動作により書込アドレス５０およ
び書込データ５２が出力され、制御信号５３は現在中央
処理装置１が書込動作中であることを示す。書込アドレ
ス５０および書込データ５２はアドレスレジスタ１４お
よびデータレジスタ１２にそれぞれ格納される。データ
レジスタ１２への格納は書込バイト幅に従ったデータ幅
で格納される。格納するタイミングはタイミング発生部
１１で決定される。

以上の動作により中央処理装置１の書込サイクルは終了
する。

実際のメモリ４および入出力装置３への書込動作はバス
制御装置２が行う。このときバス制御装置２の内部では
アドレスレジスタ１４の内容をアドレスレジスタ１５に
コピーし、またデータレジスタ１２の内容をデータレジ
スタ１３にコピーすることが行われる。このコピー動作
によりアドレスレジスタ１４とデータレジスタ１２とは
解放され、再び中央処理装置１からのアクセスが可能と
なる。メモリ４および入出力装置３への書込動作は、ア
ドレスレジスタ１５の書込アドレス６０およびデータレ
ジスタ１３の書込データ５８をシステムバス５に出力す
ることにより行われる。

〔発明の効果〕

以上説明したように、本発明は、中央処理装置からのア
クセスとバスに対するアクセスを並列に処理可能であり
、中央処理装置のバス制御装置にアクセスするための待
時間を短縮できる優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例バス制御装置のブロック構成図
。 第２図は本発明のバス制御装置を含む情報処理装置のブ
ロック構成図。 ■・・・中央処理装置、２・・・バス制御装置、３・・
・入出力装置、４・・・メモリ、５・・・システムバス
、１１・・・タイミング発生部、１２．１３・・・デー
タレジスタ、１４．１５・・・アドレスレジスタ、２０
・・・アンドゲート、５０．６０・・・書込アドレス、
５Ｌ　５２．５６．５８・・・書込データ、５３．５５
．６１・・・制御信号、７０・・・クロック信号、１０
１〜１０８・・・ドライバ。

Claims (1)

1. 【特許請求の範囲】 １、システムバスに出力される書込アドレスを一時格納
   する第一のアドレスレジスタ（１５）と、上記システム
   バスに出力され上記書込アドレスに対応する書込データ
   を一時格納する第一のデータレジスタ（１３）と を備えたバス制御装置において、 中央処理装置の書込アドレスを一時格納する書込専用の
   第二アドレスレジスタ（１４）と、このアドレスレジス
   タの内容に対応する書込データを一時格納する書込専用
   の第二のデータレジスタ（１２）と を別に設け、 上記第一のアドレスレジスタおよび第一のデータレジス
   タが上記システムバスに対して出力中に上記第二のアド
   レスレジスタおよび第二のデータレジスタに格納を行う
   制御手段と、 上記第二のアドレスレジスタおよび第二のデータレジス
   タの内容を上記第一のアドレスレジスタおよび第一のデ
   ータレジスタにそれぞれ高速にコピーする制御手段と を備えたことを特徴とするバス制御装置。