JPH01195563A - バス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバス結合された情報処理装置のバス制御に利用
する。特に、内部にアドレスレジスタおよびデータレジ
スタを備えたバス制御装置に関する。さらに詳しくは、
バス制御装置によるメモリおよび入出力装置への書込み
動作に関する。

〔概　要〕

本発明は、バスを介して接続されたメモリおよび入出力
装置の書込みおよび読出しを制御するバス制御装置にお
いて、 書込み時にはアドレスレジスタおよびデータレジスタを
多段構成で使用することにより、中央処理装置に直接接
続されるレジスタを常に解放しておき、バスの使用権を
獲得できないときでも、中央処理装置からの連続的な書
込みおよび書込みの直後の読出しを可能とするものであ
る。

〔従来の技術〕

従来のバス制御装置は、演算処理を行う中央処理装置か
らメモリまたは入出力装置への書込み要求を受けると、
これと同時に書込みアドレスおよび書込みデータを受は
取って、それぞれアドレスレジスタおよびデータレジス
タに蓄え、その後にメモリおよび入出力装置が接続され
ているバスの使用権を獲得し、アドレスレジスタおよび
データレジスタに蓄えていたアドレスおよびデータをバ
スに流して、メモリおよび入出力装置への書込みを行う
。このとき中央処理装置は、バス制御装置の各レジスタ
にアドレスおよびデータを書込んだ時点で書込みサイク
ルを終了する。すなわち、実際のメモリまたは入出力装
置への書込みが終了していなくとも、中央処理装置とし
ての書込みサイクルは終了する。

〔発明が解決しようとする問題点〕

このように、メモリまたは入出力装置への書込みが実際
に終了していなくても、中央処理装置の書込みサイクル
が終了する。これに対し、同一バスに接続されたメモリ
または入出力装置への書込み動作が連続したとき、また
は書込み動作に続いて読出し動作が行われたときには、
バス制御装置がバスに書込みアドレスおよび書込みデー
タを流してバス制御装置の内部レジスタを解放するまで
、中央処理装置は各レジスタにアクセスできない。

このため、中央処理装置の動作効率が低下する欠点があ
った。

本発明は、以上の問題点を解決し、メモリおよび入出力
装置への連続的な書込みふよび読出し直後の読出しを高
速で実行するバス制御装置を提供することを目的とする
。

〔問題点を解決するための手段〕

本発明のバス制御装置は、中央処理装置からバスへのデ
ータ転送時に、アドレスレジスタ右よびデータレジスタ
とバスとの間に第二のアドレスレジスタおよび第二のデ
ータレジスタがそれぞれ挿入されることを特徴とする。

〔作　用〕

本発明のバス制御装置は、書込み時にアドレスレジスタ
およびデータレジスタを多段構成で使用する。これによ
り、中央処理装置に直接接続されるレジスタを常に解放
しておき、バスの使用権を獲得できないときでも、中央
処理装置からの連続的な書込みおよび書込みの直後の読
出しを可能とする。

〔実施例〕

第１図は本発明実施例バス制御装置のブロック構成図で
あり、第２図はこのバス制御装置を用いた情報処理装置
のブロック構成図である。

バス制御装置２２は、中央処理装置２１の制御により、
バス２５を介して接続された入出力装置２３およびメモ
リ２４と中央処理装置２１との間のデータ転送を行う。

このためバス制御装置２２は、中央処理装置２１からバ
ス２５に出力する番地情報を蓄える第一のアドレスレジ
スタ２と、中央処理装置２１とバス２５との間の転送デ
ータを蓄える第一のデータレジスタ８とを備える。さら
にこのバス制御装置２２は、中央処理装置２１からバス
２５へのデータ伝送時に第一のアドレスレジスタ２およ
び第一のデータレジスタ８とバス２５との間にそれぞれ
挿入される第二のアドレスレジスタ４および第二のデー
タレジスタ１２を備える。

アドレスレジスタ２には、バッファ回路ｌを介して、中
央処理装置２１からＣＰＵアドレスがセットされる。デ
ータレジスタ８には、中央処理装置２１の書込み動作時
に、バッファ回路５、選択回路６および選択回路７を経
由してＣＰＵデータがセットされ、読出し動作時に、バ
ッファ回路１５、選択回路６および選択回路７を経由し
てバスデータがセットされる。選択回路６によるＣＰＵ
データとバスデータとの選択は、中央処理装置２１から
のＣＰＵ書込み／続出し信号により決定される。また、
データレジスタ８０ビツト幅は、ＣＰＵデータまたはバ
スデータの整数倍である。

中央処理装置２１の書込み動作時には、データレジスタ
８の出力が、バッファ回路１１、データレジスタ１２、
選択回路１３およびバッファ回路１４を経由してバス２
５に送出される。このとき、アドレスレジスタ２の出力
は、バッファ回路３およびアドレスレジスタ４を経由し
てバス２５に送出される。また、中央処理装置２１の読
出し動作時には、データレジスタ８の出力は、選択回路
９およびバッファ回路１０を経由して中央処理装置２１
に送出される。

バッファ回路５とバッファ回路１０とは、ＣＰＵ書込み
／続出し信号により相補的に動作する。

アドレスレジスタ４およびデータレジスタ１２は本発明
により新たに追加されたレジスタであり、中央処理装置
２１の書込み動作時に、それぞれアドレスレジスタ２お
よびデータレジスタ８の内容をコピーする。コピーする
タイミングはゲート回路１７により決定される。ゲート
回路１７は、ＣＰＵ書込み／続出し信号およびシステム
クロックをもとにタイミング発生回路１６が発生したタ
イミング信号と、バスの使用状態を示すバスレディ信号
とからこのタイミングを決定し、バッファ回路３および
１１を同時に制御する。

この実施例装置の書込み動作についてさらに詳しく説明
する。中央処理装置２１の書込み動作により、アドレス
レジスタ２には書込みアドレスが人力され、データレジ
スタ８には書込みデータが人力され、選択回路６および
タイミング発生回路１６には書込み動作中を示すＣＰＵ
書込み／続出し信号が供給される。データレジスタ８へ
のデータの書込みは、中央処理装置２１の書込みバイト
幅にしたがったデータ幅で行われる。この書込みタイミ
ングは、タイミング発生回路１６により決定される。

以上の動作により中央処理装置２１の書込みサイクルが
終了する。実際の入出力装置２３、メモリへの書込み動
作は、バス制御装置２２が行う。このとき、バス制御装
置２２の内部では、アドレスレジスタ２およびデータレ
ジスタ８の内容をそれぞれアドレスレジスタ４およびデ
ータレジスタ１２にコピーする。このコピー動作により
、アドレスレジスタ２およびデータレジスタ８が解放さ
れ、再び中央処理装置２１からのアクセスが可能となる
。入出力装置２３またはメモリ２４への書込み動作は、
アドレスレジスタ４とデータレジスタ１２の内容をそれ
ぞれバスアドレス、バスデータとして送出することによ
り行われる。

〔発明の効果〕

以上説明したように、本発明のバス制御装置は、メモリ
や入出力装置への書込み動作時にアドレスレジスタおよ
びデータレジスタを多段使用することにより、中央処理
装置からのアクセスとバスに対するアクセスとを並列に
処理でき、中央処理装置の動作効率を高めることができ
る効果がある。

【図面の簡単な説明】

第１図は本発明実施例バス制御装置のブロック構成図。 第２図は本発明実施例を用いた情報処理装置のブロック
構成図。 ｌ、３．５．１０．１１．１４．１５・・・バッファ回
路、２．４・・・アドレスレジスタ、６．７．９．１３
・・・選択回路、８．１２・・・データレジスタ、１６
・・・タイミング発生回路、１７・・・ゲート回路、２
１・・・中央処理装置、２２・・・バス制御装置、２３
・・・入出力装置、２４・・・メモリ、２５・・・バス
。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置からバスに出力する番地情報を蓄える
   第一のアドレスレジスタ（２）と、 上記中央処理装置と上記バスとの間の転送データを蓄え
   る第一のデータレジスタ（８）とを備えたバス制御装置
   において、 上記中央処理装置から上記バスへのデータ転送時に上記
   第一のアドレスレジスタおよび上記第一のデータレジス
   タと上記バスとの間にそれぞれ挿入される第二のアドレ
   スレジスタ（４）および第二のデータレジスタ（１２）
   を備えたこと を特徴とするバス制御装置。